JPH09274539A - 直流オフセットキャンセル回路 - Google Patents
直流オフセットキャンセル回路Info
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- JPH09274539A JPH09274539A JP10643096A JP10643096A JPH09274539A JP H09274539 A JPH09274539 A JP H09274539A JP 10643096 A JP10643096 A JP 10643096A JP 10643096 A JP10643096 A JP 10643096A JP H09274539 A JPH09274539 A JP H09274539A
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Abstract
(57)【要約】
【目的】無線呼出受信機の高周波受信部から出力されデ
ィジタル変換してデコーダ部に渡す間欠受信のベースバ
ンド信号に含まれる受信機で発生した直流成分を相殺す
る回路の温度変化や経年変化による相殺量のずれをなく
す。 【解決手段】高周波受信部から出力されるベースバンド
アナログ信号をＡ／Ｄ変換器１でディジタル値に変換し
て加算器３の一方の入力とし、そのディジタル値の直流
成分の移動平均値を平均回路２で求める。制御部６は、
判定部５で得られる間欠受信の雑音区間と有意区間の情
報に従って、雑音区間の直流成分の移動平均値をメモリ
４に記憶させ、有意区間はその記憶値を加算器３の他方
に減算入力して相殺するように構成した。
ィジタル変換してデコーダ部に渡す間欠受信のベースバ
ンド信号に含まれる受信機で発生した直流成分を相殺す
る回路の温度変化や経年変化による相殺量のずれをなく
す。 【解決手段】高周波受信部から出力されるベースバンド
アナログ信号をＡ／Ｄ変換器１でディジタル値に変換し
て加算器３の一方の入力とし、そのディジタル値の直流
成分の移動平均値を平均回路２で求める。制御部６は、
判定部５で得られる間欠受信の雑音区間と有意区間の情
報に従って、雑音区間の直流成分の移動平均値をメモリ
４に記憶させ、有意区間はその記憶値を加算器３の他方
に減算入力して相殺するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば無線呼出受
信機の復調回路等に用いられ、復調部又はデコーダ部に
入力するディジタル信号の直流成分を除去する機能を有
する直流（ＤＣ）オフセットキャンセル回路に関するも
のである。
信機の復調回路等に用いられ、復調部又はデコーダ部に
入力するディジタル信号の直流成分を除去する機能を有
する直流（ＤＣ）オフセットキャンセル回路に関するも
のである。
【０００２】
【従来の技術】無線呼出受信機の高周波受信部はバッテ
リセービングなどによって間欠受信した電波をベースバ
ンドアナログ信号に変換して出力する。このベースバン
ドアナログ信号は、アナログ／ディジタル（Ａ／Ｄ）変
換器でディジタル信号に変換され、復調部又はデコーダ
部に入力される。復調部又はデコーダ部では、誤り訂正
を行い、ビット同期，フレーム同期をとり、番号ＲＯＭ
の呼出番号と照合を行う。
リセービングなどによって間欠受信した電波をベースバ
ンドアナログ信号に変換して出力する。このベースバン
ドアナログ信号は、アナログ／ディジタル（Ａ／Ｄ）変
換器でディジタル信号に変換され、復調部又はデコーダ
部に入力される。復調部又はデコーダ部では、誤り訂正
を行い、ビット同期，フレーム同期をとり、番号ＲＯＭ
の呼出番号と照合を行う。
【０００３】このような無線呼出受信機において、高周
波受信部から出力されるベースバンドアナログ信号に
は、間欠受信したアンテナ入力信号が、高周波受信部で
周波数選択増幅，周波数変換されてベースバンド信号に
なるまでの間に直流成分が重畳される場合がある。その
ような直流成分が重畳されたベースバンド信号をディジ
タル変換してデコーダ部に入力すると、復調部又はデコ
ーダ部で各種の信号を検出するときのしきい値による判
定に誤りが発生するという問題がある。そこで、ベース
バンドアナログ信号をディジタル変換する回路の部分で
直流成分を除去するＤＣオフセットキャンセル回路が用
いられている。
波受信部から出力されるベースバンドアナログ信号に
は、間欠受信したアンテナ入力信号が、高周波受信部で
周波数選択増幅，周波数変換されてベースバンド信号に
なるまでの間に直流成分が重畳される場合がある。その
ような直流成分が重畳されたベースバンド信号をディジ
タル変換してデコーダ部に入力すると、復調部又はデコ
ーダ部で各種の信号を検出するときのしきい値による判
定に誤りが発生するという問題がある。そこで、ベース
バンドアナログ信号をディジタル変換する回路の部分で
直流成分を除去するＤＣオフセットキャンセル回路が用
いられている。
【０００４】図１は 従来用いられているＤＣオフセッ
トキャンセル回路の構成例図である。図中、１０１およ
び１０３は反転バッファ、１０２は反転バッファ１０１
に入力される信号の直流成分（ＤＣオフセット）を相殺
するためのオフセット電圧（直流成分相殺電圧）の印加
端子、１０４はアナログ値をディジタル値に変換するＡ
／Ｄ変換器である。反転バッファ１０１に入力される信
号ＩＮは高周波受信部から出力されるベースバンドアナ
ログ信号である。
トキャンセル回路の構成例図である。図中、１０１およ
び１０３は反転バッファ、１０２は反転バッファ１０１
に入力される信号の直流成分（ＤＣオフセット）を相殺
するためのオフセット電圧（直流成分相殺電圧）の印加
端子、１０４はアナログ値をディジタル値に変換するＡ
／Ｄ変換器である。反転バッファ１０１に入力される信
号ＩＮは高周波受信部から出力されるベースバンドアナ
ログ信号である。
【０００５】反転バッファ１０１では、オフセット電圧
印加端子１０２に印加する電圧を手動で調整することに
より、アナログ入力信号中の直流成分を変化させる。反
転バッファ１０３は、反転バッファ１０１から入力され
る信号を再度反転して出力する。Ａ／Ｄ変換器１０４は
その信号をディジタル信号に変換してデコーダ部に入力
する。このように、反転バッファ１０１の端子１０２に
印加する電圧を予め設定することによって、アナログ入
力信号中に含まれる直流成分を相殺していた。
印加端子１０２に印加する電圧を手動で調整することに
より、アナログ入力信号中の直流成分を変化させる。反
転バッファ１０３は、反転バッファ１０１から入力され
る信号を再度反転して出力する。Ａ／Ｄ変換器１０４は
その信号をディジタル信号に変換してデコーダ部に入力
する。このように、反転バッファ１０１の端子１０２に
印加する電圧を予め設定することによって、アナログ入
力信号中に含まれる直流成分を相殺していた。
【０００６】
【発明が解決しようとする課題】しかし、上記回路で
は、キャンセルするＤＣオフセットの幅が手動で設定す
る固定値であるため、温度変化や経年変化によるＤＣオ
フセット量の変化に対する自動補正ができないという欠
点がある。
は、キャンセルするＤＣオフセットの幅が手動で設定す
る固定値であるため、温度変化や経年変化によるＤＣオ
フセット量の変化に対する自動補正ができないという欠
点がある。
【０００７】本発明の目的は、温度変化や経年変化によ
るＤＣオフセット量の変化も自動補正できる機能を有す
る直流オフセットキャンセル回路を提供することにあ
る。
るＤＣオフセット量の変化も自動補正できる機能を有す
る直流オフセットキャンセル回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】請求項１記載の本発明の
直流オフセットキャンセル回路は、高周波受信部から出
力される間欠受信のベースバンドアナログ信号をディジ
タル値に変換してデコーダ部に入力する際に、該ベース
バンドアナログ信号に含まれる直流成分を除去する回路
であって、前記ベースバンドアナログ信号をディジタル
値に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を
一方の入力とし、他方から入力される直流成分相殺量を
減算して出力する加算器と、該加算器の出力を前記デコ
ーダ部に与えるとともに、該加算器の出力の雑音区間と
有意区間をしきい値によって判別して有意信号／雑音判
別情報として出力する判定部と、前記Ａ／Ｄ変換器の出
力ディジタル値の移動平均値を順次求めて出力する平均
回路と、該平均回路で算出された前記雑音区間の移動平
均値のみを逐次上書き記憶するメモリと、前記判定部か
ら得られる前記有意信号／雑音判別情報に従って、前記
雑音区間では前記平均回路を作動させ該雑音区間の移動
平均値を前記メモリに逐次上書き記憶させ、前記有意区
間では前記平均回路の動作を停止させ該メモリに記憶さ
せた前記雑音区間の移動平均値を前記直流成分相殺量と
して前記加算器の他方に入力する制御部とが備えられた
ことを特徴とするものである。
直流オフセットキャンセル回路は、高周波受信部から出
力される間欠受信のベースバンドアナログ信号をディジ
タル値に変換してデコーダ部に入力する際に、該ベース
バンドアナログ信号に含まれる直流成分を除去する回路
であって、前記ベースバンドアナログ信号をディジタル
値に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を
一方の入力とし、他方から入力される直流成分相殺量を
減算して出力する加算器と、該加算器の出力を前記デコ
ーダ部に与えるとともに、該加算器の出力の雑音区間と
有意区間をしきい値によって判別して有意信号／雑音判
別情報として出力する判定部と、前記Ａ／Ｄ変換器の出
力ディジタル値の移動平均値を順次求めて出力する平均
回路と、該平均回路で算出された前記雑音区間の移動平
均値のみを逐次上書き記憶するメモリと、前記判定部か
ら得られる前記有意信号／雑音判別情報に従って、前記
雑音区間では前記平均回路を作動させ該雑音区間の移動
平均値を前記メモリに逐次上書き記憶させ、前記有意区
間では前記平均回路の動作を停止させ該メモリに記憶さ
せた前記雑音区間の移動平均値を前記直流成分相殺量と
して前記加算器の他方に入力する制御部とが備えられた
ことを特徴とするものである。
【０００９】
【発明の実施の形態】請求項１乃至４に記載した本発明
は、いずれも、高周波受信部から出力されたベースバン
ドアナログ信号をＡ／Ｄ変換器でディジタル信号に変換
した後に直流成分を相殺するように構成したものであ
り、雑音区間にＤＣオフセット量を検出記憶し、そのＤ
Ｃオフセット量を用いて有意信号区間の直流成分を相殺
してデコーダ部への入力としたことを特徴とするもので
ある。
は、いずれも、高周波受信部から出力されたベースバン
ドアナログ信号をＡ／Ｄ変換器でディジタル信号に変換
した後に直流成分を相殺するように構成したものであ
り、雑音区間にＤＣオフセット量を検出記憶し、そのＤ
Ｃオフセット量を用いて有意信号区間の直流成分を相殺
してデコーダ部への入力としたことを特徴とするもので
ある。
【００１０】
【実施例】先ず、本発明の第１の実施例について説明す
る。図２は本発明の第１の実施例を示すブロック図であ
る。図中、１はアナログ値をディジタル値に変換するＡ
／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてくる
ディジタル値の移動平均値を求める平均回路、５は後述
の加算器３から入力される信号をデコーダ部へ出力する
とともに、その信号が有意信号か雑音によるものかを判
別し、その旨を有意信号／雑音判別情報として出力する
判定部、６は制御部であり、判定部５からの有意信号／
雑音判別情報が入力信号を雑音であると示している区間
でのみ平均回路２を作動させて得られたオフセット値を
逐次後述のメモリ４に上書きし、有意信号／雑音判別情
報が入力信号を有意信号であると示している区間でのみ
平均回路２を停止させ、メモリ４に記憶されているオフ
セット値を後述の加算器３へ出力する。４は制御部６の
指示により、平均回路２で得られたオフセット値を逐次
上書き記憶するメモリ、３はＡ／Ｄ変換器１から入力さ
れてくるディジタル値と制御部６から入力されてくるオ
フセット値とを加算し、直流成分を相殺した結果を判定
部５へ出力する加算器である。
る。図２は本発明の第１の実施例を示すブロック図であ
る。図中、１はアナログ値をディジタル値に変換するＡ
／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてくる
ディジタル値の移動平均値を求める平均回路、５は後述
の加算器３から入力される信号をデコーダ部へ出力する
とともに、その信号が有意信号か雑音によるものかを判
別し、その旨を有意信号／雑音判別情報として出力する
判定部、６は制御部であり、判定部５からの有意信号／
雑音判別情報が入力信号を雑音であると示している区間
でのみ平均回路２を作動させて得られたオフセット値を
逐次後述のメモリ４に上書きし、有意信号／雑音判別情
報が入力信号を有意信号であると示している区間でのみ
平均回路２を停止させ、メモリ４に記憶されているオフ
セット値を後述の加算器３へ出力する。４は制御部６の
指示により、平均回路２で得られたオフセット値を逐次
上書き記憶するメモリ、３はＡ／Ｄ変換器１から入力さ
れてくるディジタル値と制御部６から入力されてくるオ
フセット値とを加算し、直流成分を相殺した結果を判定
部５へ出力する加算器である。
【００１１】以下、本発明の第１の実施例について、図
２によって具体的に説明する。Ａ／Ｄ変換器１は入力さ
れるアナログ値をディジタル値に変換し出力する。加算
器３はＡ／Ｄ変換器１から入力されるディジタル信号と
制御部６から入力されるオフセット値とを加算し出力す
る。判定部５は入力される信号が有意信号か雑音かを判
別し、その旨を有意信号／雑音判別情報として制御部６
に伝達する。
２によって具体的に説明する。Ａ／Ｄ変換器１は入力さ
れるアナログ値をディジタル値に変換し出力する。加算
器３はＡ／Ｄ変換器１から入力されるディジタル信号と
制御部６から入力されるオフセット値とを加算し出力す
る。判定部５は入力される信号が有意信号か雑音かを判
別し、その旨を有意信号／雑音判別情報として制御部６
に伝達する。
【００１２】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部６は平均回路２を作動させ、加算器３
には何も出力しない。平均回路２はＡ／Ｄ変換器１から
ディジタル値を順次入力し、その移動平均値を求め、逐
次制御部６へ出力する。制御部６は入力される平均値を
逐次メモリ４へ出力する。メモリ４は逐次入力される平
均値を順次上書き保存する。
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部６は平均回路２を作動させ、加算器３
には何も出力しない。平均回路２はＡ／Ｄ変換器１から
ディジタル値を順次入力し、その移動平均値を求め、逐
次制御部６へ出力する。制御部６は入力される平均値を
逐次メモリ４へ出力する。メモリ４は逐次入力される平
均値を順次上書き保存する。
【００１３】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれることを示す時、制御部６は
平均回路２の作動を停止させ、メモリ４に保存されてい
る平均値をオフセット値として加算器３へ出力する。加
算器３は、Ａ／Ｄ変換後のディジタル信号からオフセッ
ト値をキャンセル（減算）する。
に意味のある信号が含まれることを示す時、制御部６は
平均回路２の作動を停止させ、メモリ４に保存されてい
る平均値をオフセット値として加算器３へ出力する。加
算器３は、Ａ／Ｄ変換後のディジタル信号からオフセッ
ト値をキャンセル（減算）する。
【００１４】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてく
るディジタル値の移動平均値を求める平均回路、７は後
述の加算器３から入力される信号を基に、送信データを
復元する復調部、８は復調部７から入力される信号中に
含まれる誤り訂正符号（パリティビット）を検出し、そ
の有無によって有意信号か雑音かを判別し、その旨を有
意信号／雑音判別情報として出力する誤り訂正符号検出
部、９は制御部であり、誤り訂正符号検出部８からの有
意信号／雑音判別情報が、入力信号を雑音であると示し
ている区間でのみ平均回路２を作動させて得られた値を
オフセット値として逐次後述のメモリ４に上書きし、有
意信号／雑音判別情報が入力信号を有意信号であると示
している区間でのみ平均回路２を停止させ、メモリ４に
記憶されたオフセット値を後述の加算器３へ出力する。
４は制御部９の指示により、平均回路２で得られたオフ
セット値を逐次上書き記憶するメモリ、３はＡ／Ｄ変換
器から入力されてくるディジタル値と制御部９から入力
されてくるオフセット値とを加算し、結果を復調部７へ
出力する加算器である。
する。図３は本発明の第２の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてく
るディジタル値の移動平均値を求める平均回路、７は後
述の加算器３から入力される信号を基に、送信データを
復元する復調部、８は復調部７から入力される信号中に
含まれる誤り訂正符号（パリティビット）を検出し、そ
の有無によって有意信号か雑音かを判別し、その旨を有
意信号／雑音判別情報として出力する誤り訂正符号検出
部、９は制御部であり、誤り訂正符号検出部８からの有
意信号／雑音判別情報が、入力信号を雑音であると示し
ている区間でのみ平均回路２を作動させて得られた値を
オフセット値として逐次後述のメモリ４に上書きし、有
意信号／雑音判別情報が入力信号を有意信号であると示
している区間でのみ平均回路２を停止させ、メモリ４に
記憶されたオフセット値を後述の加算器３へ出力する。
４は制御部９の指示により、平均回路２で得られたオフ
セット値を逐次上書き記憶するメモリ、３はＡ／Ｄ変換
器から入力されてくるディジタル値と制御部９から入力
されてくるオフセット値とを加算し、結果を復調部７へ
出力する加算器である。
【００１５】以下、本発明の第２の実施例について図３
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。加算器
３はＡ／Ｄ変換器１から入力されるディジタル信号と制
御部９から入力されるオフセット値とを加算し出力す
る。復調部７は加算器３から入力される信号を基に、送
信データを復元する。誤り訂正符号検出部８は復調部７
の出力信号中に含まれる誤り訂正符号（パリティビッ
ト）を検出し、その有無によって有意信号か雑音かを判
別し、その旨を有意信号／雑音判別情報として制御部９
に対して出力する。
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。加算器
３はＡ／Ｄ変換器１から入力されるディジタル信号と制
御部９から入力されるオフセット値とを加算し出力す
る。復調部７は加算器３から入力される信号を基に、送
信データを復元する。誤り訂正符号検出部８は復調部７
の出力信号中に含まれる誤り訂正符号（パリティビッ
ト）を検出し、その有無によって有意信号か雑音かを判
別し、その旨を有意信号／雑音判別情報として制御部９
に対して出力する。
【００１６】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部９は平均回路２を作動させ、加算器３
には何も出力しない。平均回路２はＡ／Ｄ変換器１から
ディジタル値を順次入力し、その移動平均値を求め、逐
次制御部９へ出力する。制御部９は入力される平均値を
逐次メモリ４へ出力する。メモリ４は逐次入力される平
均値を順次上書き保存する。
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部９は平均回路２を作動させ、加算器３
には何も出力しない。平均回路２はＡ／Ｄ変換器１から
ディジタル値を順次入力し、その移動平均値を求め、逐
次制御部９へ出力する。制御部９は入力される平均値を
逐次メモリ４へ出力する。メモリ４は逐次入力される平
均値を順次上書き保存する。
【００１７】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれることを示す時、制御部９は
平均回路２の作動を停止させ、メモリ４に保存されてい
る平均値をオフセット値として加算器３へ出力する。加
算器３は、Ａ／Ｄ変換後のディジタル信号からオフセッ
ト値をキャンセル（減算）する。
に意味のある信号が含まれることを示す時、制御部９は
平均回路２の作動を停止させ、メモリ４に保存されてい
る平均値をオフセット値として加算器３へ出力する。加
算器３は、Ａ／Ｄ変換後のディジタル信号からオフセッ
ト値をキャンセル（減算）する。
【００１８】次に、本発明の第３の実施例について説明
する。図４は本発明の第３の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてく
るディジタル値の移動平均値を求める平均回路、７は後
述の加算器３から入力される信号を基に、送信データを
復元する復調部、１０は復調部７から入力される信号中
に含まれる同期信号を検出し、その有無によって有意信
号か雑音かを判別し、その旨を有意信号／雑音判別情報
として出力する同期信号検出部、１１は制御部であり、
同期信号検出部１０からの有意信号／雑音判別情報が入
力信号を雑音であると示している区間でのみ平均回路２
を作動させ、得られた値をオフセット値として逐次後述
のメモリ４に上書きし、有意信号／雑音判別情報が入力
信号を有意信号であると示している区間でのみ平均回路
２を停止させ、メモリ４に記憶されたオフセット値を後
述の加算器３へ出力する。４は制御部１１の指示によ
り、平均回路２で得られたオフセット値を逐次上書き記
憶するメモリ、３はＡ／Ｄ変換器１から入力されてくる
ディジタル値と制御部１１から入力されてくるオフセッ
ト値とを加算し、結果を復調部７へ出力する加算器であ
る。
する。図４は本発明の第３の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、２はＡ／Ｄ変換器から順次入力されてく
るディジタル値の移動平均値を求める平均回路、７は後
述の加算器３から入力される信号を基に、送信データを
復元する復調部、１０は復調部７から入力される信号中
に含まれる同期信号を検出し、その有無によって有意信
号か雑音かを判別し、その旨を有意信号／雑音判別情報
として出力する同期信号検出部、１１は制御部であり、
同期信号検出部１０からの有意信号／雑音判別情報が入
力信号を雑音であると示している区間でのみ平均回路２
を作動させ、得られた値をオフセット値として逐次後述
のメモリ４に上書きし、有意信号／雑音判別情報が入力
信号を有意信号であると示している区間でのみ平均回路
２を停止させ、メモリ４に記憶されたオフセット値を後
述の加算器３へ出力する。４は制御部１１の指示によ
り、平均回路２で得られたオフセット値を逐次上書き記
憶するメモリ、３はＡ／Ｄ変換器１から入力されてくる
ディジタル値と制御部１１から入力されてくるオフセッ
ト値とを加算し、結果を復調部７へ出力する加算器であ
る。
【００１９】以下、本発明の第３の実施例について図４
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。加算器
３はＡ／Ｄ変換器１から入力されるディジタル信号と制
御部１１から入力されるオフセット値とを加算し出力す
る。復調部７は加算器３から入力される信号を基に、送
信データを復元して出力する。同期信号検出部１０は復
調部７の出力信号中に含まれる同期信号を検出し、その
有無によって有意信号か雑音かを判別し、その旨を有意
信号／雑音判別情報として制御部１１に対して出力す
る。
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。加算器
３はＡ／Ｄ変換器１から入力されるディジタル信号と制
御部１１から入力されるオフセット値とを加算し出力す
る。復調部７は加算器３から入力される信号を基に、送
信データを復元して出力する。同期信号検出部１０は復
調部７の出力信号中に含まれる同期信号を検出し、その
有無によって有意信号か雑音かを判別し、その旨を有意
信号／雑音判別情報として制御部１１に対して出力す
る。
【００２０】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部１１は平均回路２を作動させ、加算器
３には何も出力しない。平均回路２はＡ／Ｄ変換器１か
らディジタル値を順次入力し、その移動平均値を求め、
逐次制御部１１へ出力する。制御部１１は入力される平
均値を逐次メモリ４へ出力する。メモリ４は逐次入力さ
れる平均値を順次上書き保存する。
に意味のある信号が含まれないこと（雑音であること）
を示す時、制御部１１は平均回路２を作動させ、加算器
３には何も出力しない。平均回路２はＡ／Ｄ変換器１か
らディジタル値を順次入力し、その移動平均値を求め、
逐次制御部１１へ出力する。制御部１１は入力される平
均値を逐次メモリ４へ出力する。メモリ４は逐次入力さ
れる平均値を順次上書き保存する。
【００２１】有意信号／雑音判別情報がアナログ入力中
に意味のある信号が含まれることを示す時、制御部１１
は平均回路２の作動を停止させ、メモリ４に保存されて
いる平均値をオフセット値として加算器３へ出力する。
加算器３は、Ａ／Ｄ変換後のディジタル信号からオフセ
ット値をキャンセル（減算）する。
に意味のある信号が含まれることを示す時、制御部１１
は平均回路２の作動を停止させ、メモリ４に保存されて
いる平均値をオフセット値として加算器３へ出力する。
加算器３は、Ａ／Ｄ変換後のディジタル信号からオフセ
ット値をキャンセル（減算）する。
【００２２】次に、本発明の第４の実施例について説明
する。図５は本発明の第４の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、１２は信号レベル検出部であり、Ａ／Ｄ
変換器１から順次入力されてくる信号の入力レベルを検
出し、検出レベルが大きい場合後述の平均回路２を作動
させ、検出レベルが小さい場合は平均回路２の動作を停
止させる。２は信号レベル検出部１２を介して入力され
るディジタル値の移動平均値を求める平均回路、１３は
平均回路２の作動中は、得られた値をオフセット値とし
て逐次後述のメモリ４に上書きし、平均回路２が停止中
は、メモリ４に記憶されたオフセット値を後述の加算器
３へ出力する制御部、４は制御部１３の指示により、平
均回路２で得られたオフセット値を逐次上書き記憶する
メモリ、３はＡ／Ｄ変換器１から入力されてくるディジ
タル値と制御部１３から入力されてくるオフセット値と
を加算し、出力する加算器である。
する。図５は本発明の第４の実施例を示すブロック図で
ある。図中、１はアナログ値をディジタル値に変換する
Ａ／Ｄ変換器、１２は信号レベル検出部であり、Ａ／Ｄ
変換器１から順次入力されてくる信号の入力レベルを検
出し、検出レベルが大きい場合後述の平均回路２を作動
させ、検出レベルが小さい場合は平均回路２の動作を停
止させる。２は信号レベル検出部１２を介して入力され
るディジタル値の移動平均値を求める平均回路、１３は
平均回路２の作動中は、得られた値をオフセット値とし
て逐次後述のメモリ４に上書きし、平均回路２が停止中
は、メモリ４に記憶されたオフセット値を後述の加算器
３へ出力する制御部、４は制御部１３の指示により、平
均回路２で得られたオフセット値を逐次上書き記憶する
メモリ、３はＡ／Ｄ変換器１から入力されてくるディジ
タル値と制御部１３から入力されてくるオフセット値と
を加算し、出力する加算器である。
【００２３】以下、本発明の第４の実施例について図５
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。信号レ
ベル検出部１２は、Ａ／Ｄ変換器１から順次入力されて
くる信号の入力レベルを検出し、検出レベルが大きいと
きは平均回路２を作動させ、検出レベルが小さいときは
平均回路２の動作を停止させる。平均回路２は信号レベ
ル検出部１２を介して順次入力されるれるディジタル値
の移動平均値を求め、制御部１３へ逐次出力する。
によって具体的に説明する。Ａ／Ｄ変換器１は入力され
るアナログ値をディジタル値に変換し出力する。信号レ
ベル検出部１２は、Ａ／Ｄ変換器１から順次入力されて
くる信号の入力レベルを検出し、検出レベルが大きいと
きは平均回路２を作動させ、検出レベルが小さいときは
平均回路２の動作を停止させる。平均回路２は信号レベ
ル検出部１２を介して順次入力されるれるディジタル値
の移動平均値を求め、制御部１３へ逐次出力する。
【００２４】平均回路２が作動中は、制御部１３は逐次
入力される値をオフセット値として逐次メモリ４に上書
きし、加算器３には何も出力しない。平均回路２が停止
中は、制御部１３はメモリ４に記憶されたオフセット値
を加算器３へ出力する。加算器３では、Ａ／Ｄ変換後の
ディジタル信号からオフセット値をキャンセル（減算）
する。
入力される値をオフセット値として逐次メモリ４に上書
きし、加算器３には何も出力しない。平均回路２が停止
中は、制御部１３はメモリ４に記憶されたオフセット値
を加算器３へ出力する。加算器３では、Ａ／Ｄ変換後の
ディジタル信号からオフセット値をキャンセル（減算）
する。
【００２５】第１〜４の実施例による回路の動作区間を
図６に示す。本発明では受信機が有意信号を受信してい
ない時に発生する雑音の完全交流性を利用している。す
なわち、回路へのアナログ信号入力中に意味のある信号
が含まれていない（雑音である）ｂ区間中に信号の直流
成分を検出し、アナログ信号入力中に意味のある信号が
含まれるａ区間中に、直前の雑音区間ｂで得られた直流
成分をオフセット値としてＡ／Ｄ変換後のディジタル信
号からキャンセル（減算）することにより、Ａ／Ｄ変換
器出力信号に含まれるＤＣオフセットの自動的なキャン
セル機能を実現している。
図６に示す。本発明では受信機が有意信号を受信してい
ない時に発生する雑音の完全交流性を利用している。す
なわち、回路へのアナログ信号入力中に意味のある信号
が含まれていない（雑音である）ｂ区間中に信号の直流
成分を検出し、アナログ信号入力中に意味のある信号が
含まれるａ区間中に、直前の雑音区間ｂで得られた直流
成分をオフセット値としてＡ／Ｄ変換後のディジタル信
号からキャンセル（減算）することにより、Ａ／Ｄ変換
器出力信号に含まれるＤＣオフセットの自動的なキャン
セル機能を実現している。
【００２６】
【発明の効果】本発明によれば、有意信号の極性の影響
を受けずに、Ａ／Ｄ変換出力に含まれるＤＣオフセット
成分を正しく検出し、自動的にキャンセルできる。ま
た、本発明の構成はディジタル的に動作するので、温度
変化、経年変化の影響を受けないという利点がある。
を受けずに、Ａ／Ｄ変換出力に含まれるＤＣオフセット
成分を正しく検出し、自動的にキャンセルできる。ま
た、本発明の構成はディジタル的に動作するので、温度
変化、経年変化の影響を受けないという利点がある。
【図１】従来の構成例図である。
【図２】本発明による第１実施例による構成図である。
【図３】本発明による第２実施例による構成図である。
【図４】本発明による第３実施例による構成図である。
【図５】本発明による第４実施例による構成図である。
【図６】本発明による回路の動作区間説明図である。
１０１，１０３ 反転バッファ １０２ オフセット電圧印加端子 １０４ Ａ／Ｄ変換器 １ Ａ／Ｄ変換器 ２ 平均回路 ３ 加算器 ４ メモリ ５ 判定部 ６ 制御部 ７ 復調部 ８ 誤り訂正符号検出部 ９ 制御部 １０ 同期信号検出部 １１ 制御部 １２ レベル検出部 １３ 制御部
Claims (4)
- 【請求項１】 高周波受信部から出力される間欠受信の
ベースバンドアナログ信号をディジタル値に変換してデ
コーダ部に入力する際に、該ベースバンドアナログ信号
に含まれる直流成分を除去する回路であって、 前記ベースバンドアナログ信号をディジタル値に変換す
るＡ／Ｄ変換器と、 該Ａ／Ｄ変換器の出力を一方の入力とし、他方から入力
される直流成分相殺量を減算して出力する加算器と、 該加算器の出力を前記デコーダ部に与えるとともに、該
加算器の出力の雑音区間と有意区間をしきい値によって
判別して有意信号／雑音判別情報として出力する判定部
と、 前記Ａ／Ｄ変換器の出力ディジタル値の移動平均値を順
次求めて出力する平均回路と、 該平均回路で算出された前記雑音区間の移動平均値のみ
を逐次上書き記憶するメモリと、 前記判定部から得られる前記有意信号／雑音判別情報に
従って、前記雑音区間では前記平均回路を作動させ該雑
音区間の移動平均値を前記メモリに逐次上書き記憶さ
せ、前記有意区間では前記平均回路の動作を停止させ該
メモリに記憶させた前記雑音区間の移動平均値を前記直
流成分相殺量として前記加算器の他方に入力する制御部
とが備えられた直流オフセットキャンセル回路。 - 【請求項２】 高周波受信部から出力される間欠受信の
ベースバンドアナログ信号をディジタル値に変換してデ
コーダ部に入力する際に、該ベースバンドアナログ信号
に含まれる直流成分を除去する回路であって、 前記ベースバンドアナログ信号をディジタル値に変換す
るＡ／Ｄ変換器と、 該Ａ／Ｄ変換器の出力を一方の入力とし、他方から入力
される直流成分相殺量を減算して出力する加算器と、 該加算器の出力を復調して送信データを復元する復調部
と、 該復調部の出力に含まれる誤り訂正符号によって誤りを
検出し、誤りがないときは有意区間と判別し、誤りがあ
るときは雑音区間と判別し、その旨を有意信号／雑音判
別情報として出力する誤り訂正符号検出部と、 前記Ａ／Ｄ変換器の出力ディジタル値の移動平均値を順
次求めて出力する平均回路と、 該平均回路で算出された前記雑音区間の移動平均値のみ
を逐次上書き記憶するメモリと、 前記誤り訂正符号検出部から得られる前記有意信号／雑
音判別情報に従って、前記雑音区間では前記平均回路を
作動させ該雑音区間の移動平均値を前記メモリに逐次上
書き記憶させ、前記有意区間では前記平均回路の動作を
停止させ該メモリに記憶させた前記雑音区間の移動平均
値を前記直流成分相殺量として前記加算器の他方に入力
する制御部とが備えられた直流オフセットキャンセル回
路。 - 【請求項３】 請求項２記載の誤り訂正符号検出部の代
わりに、前記復調部の出力に含まれる同期信号を検出
し、同期信号が検出されたときは有意区間と判別し、検
出されないときは雑音区間と判別し、その旨を有意信号
／雑音判別情報として出力する同期信号検出部を備えた
ことを特徴とする請求項２記載の直流オフセットキャン
セル回路。 - 【請求項４】 高周波受信部から出力される間欠受信の
ベースバンドアナログ信号をディジタル値に変換してデ
コーダ部に入力する際に、該ベースバンドアナログ信号
に含まれる直流成分を除去する回路であって、 前記ベースバンドアナログ信号をディジタル値に変換す
るＡ／Ｄ変換器と、 該Ａ／Ｄ変換器の出力を一方の入力とし、他方から入力
される直流成分相殺量を減算した出力を前記デコーダ部
に与える加算器と、 前記Ａ／Ｄ変換器の出力ディジタル値を通過出力すると
ともに、該出力ディジタル値のレベルが所定のしきい値
より大きいか小さいかを判定し、その旨を示すレベル検
出信号を出力するレベル検出部と、 該レベル検出信号が前記しきい値より大きいことを示す
とき作動して前記Ａ／Ｄ変換器の出力ディジタル値の移
動平均値を求めて出力し、前記しきい値より小さいこと
を示すとき作動を停止する平均回路と、 該平均回路で算出された移動平均値を逐次上書き記憶す
るメモリと、 前記平均回路が作動中は算出された移動平均値を前記メ
モリに逐次上書き記憶し、前記平均回路が作動停止中は
該メモリの記憶内容を前記直流成分相殺量として前記加
算器の他方に入力する制御部とが備えられた直流オフセ
ットキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10643096A JPH09274539A (ja) | 1996-04-04 | 1996-04-04 | 直流オフセットキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10643096A JPH09274539A (ja) | 1996-04-04 | 1996-04-04 | 直流オフセットキャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09274539A true JPH09274539A (ja) | 1997-10-21 |
Family
ID=14433451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10643096A Pending JPH09274539A (ja) | 1996-04-04 | 1996-04-04 | 直流オフセットキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09274539A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214331A (ja) * | 2001-01-18 | 2002-07-31 | Mitsubishi Electric Corp | レーダのパルス圧縮装置 |
| JP2005117146A (ja) * | 2003-10-03 | 2005-04-28 | Hitachi Kokusai Electric Inc | 変調器 |
| JP2006214808A (ja) * | 2005-02-02 | 2006-08-17 | Fujitsu Ten Ltd | 無線受信機におけるｄｃオフセット補正装置及び方法 |
| US7317904B2 (en) | 2003-12-25 | 2008-01-08 | Matshushita Electric Industrial Co., Ltd. | DC offset cancel circuit |
| JP2009105874A (ja) * | 2007-10-01 | 2009-05-14 | Hitachi Kokusai Electric Inc | 直流オフセットキャンセル回路 |
| WO2023013668A1 (ja) * | 2021-08-03 | 2023-02-09 | ローム株式会社 | 通信システム |
-
1996
- 1996-04-04 JP JP10643096A patent/JPH09274539A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214331A (ja) * | 2001-01-18 | 2002-07-31 | Mitsubishi Electric Corp | レーダのパルス圧縮装置 |
| JP2005117146A (ja) * | 2003-10-03 | 2005-04-28 | Hitachi Kokusai Electric Inc | 変調器 |
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| JP2006214808A (ja) * | 2005-02-02 | 2006-08-17 | Fujitsu Ten Ltd | 無線受信機におけるｄｃオフセット補正装置及び方法 |
| JP4667055B2 (ja) * | 2005-02-02 | 2011-04-06 | 富士通テン株式会社 | 無線受信機におけるｄｃオフセット補正装置及び方法 |
| JP2009105874A (ja) * | 2007-10-01 | 2009-05-14 | Hitachi Kokusai Electric Inc | 直流オフセットキャンセル回路 |
| WO2023013668A1 (ja) * | 2021-08-03 | 2023-02-09 | ローム株式会社 | 通信システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20060228 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070403 |