JPH1117553A - １ビットデジタルーアナログ変換回路及び補正波形発生回路 - Google Patents
１ビットデジタルーアナログ変換回路及び補正波形発生回路Info
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- JPH1117553A JPH1117553A JP9180531A JP18053197A JPH1117553A JP H1117553 A JPH1117553 A JP H1117553A JP 9180531 A JP9180531 A JP 9180531A JP 18053197 A JP18053197 A JP 18053197A JP H1117553 A JPH1117553 A JP H1117553A
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Abstract
(57)【要約】
【課題】 分解能を任意に設定可能な１ビットデジ
タル−アナログ変換回路と、その１ビットデジタル−ア
ナログ変換回路を使用し、様々な水平周波数に対して分
解能を切り替えて補正波形を出力し、デジタル波形発生
回路特有の波形の段差を改善した高品位な補正波形発生
回路を提供すること。 【解決手段】 １ビットデジタル−アナログ変換回路１
１は、波形データを第１の入力データとして入力し、分
解能設定データを第２の入力データとして入力する。前
記第１の入力データを積算した値が前記第２の入力デー
タにて設定される値を超える度に繰り上げ信号を出力す
る。ＣＰＵ１２は、水平周波数に応じて、分解能設定デ
ータを制御することにより、分解能を任意に切り替え
る。
タル−アナログ変換回路と、その１ビットデジタル−ア
ナログ変換回路を使用し、様々な水平周波数に対して分
解能を切り替えて補正波形を出力し、デジタル波形発生
回路特有の波形の段差を改善した高品位な補正波形発生
回路を提供すること。 【解決手段】 １ビットデジタル−アナログ変換回路１
１は、波形データを第１の入力データとして入力し、分
解能設定データを第２の入力データとして入力する。前
記第１の入力データを積算した値が前記第２の入力デー
タにて設定される値を超える度に繰り上げ信号を出力す
る。ＣＰＵ１２は、水平周波数に応じて、分解能設定デ
ータを制御することにより、分解能を任意に切り替え
る。
Description
【０００１】
【発明の属する技術分野】本発明はＣＲＴディスプレイ
等の補正波形発生回路及びデジタルーアナログ変換回路
に関する。
等の補正波形発生回路及びデジタルーアナログ変換回路
に関する。
【０００２】
【従来の技術】ＣＲＴディスプレイでは、画面歪みの補
正や、フォーカス精度の向上のために、パラボラ波、鋸
歯状波等の補正波形を発生させている。近年ＣＲＴディ
スプレイの大画面化、高精細化が進展し、画像品位に対
する要求が厳しくなってきた。このため、旧来からのア
ナログ回路を用いた手法では十分な補正波形を発生させ
ることが困難となり、デジタル波形演算回路（以下「波
形演算回路」という）とデジタル−アナログ変換回路
（以下「Ｄ／Ａ回路」という）を組み合わせたデジタル
方式の補正波形発生回路を使用することが多くなってき
ている。
正や、フォーカス精度の向上のために、パラボラ波、鋸
歯状波等の補正波形を発生させている。近年ＣＲＴディ
スプレイの大画面化、高精細化が進展し、画像品位に対
する要求が厳しくなってきた。このため、旧来からのア
ナログ回路を用いた手法では十分な補正波形を発生させ
ることが困難となり、デジタル波形演算回路（以下「波
形演算回路」という）とデジタル−アナログ変換回路
（以下「Ｄ／Ａ回路」という）を組み合わせたデジタル
方式の補正波形発生回路を使用することが多くなってき
ている。
【０００３】このデジタル方式の補正波形回路に使用さ
れるＤ／Ａ回路には、抵抗器を組み合わせて構成され直
接アナログ電圧を出力する一般的なものの他、回路規模
が小さく集積化に適している１ビットＤ／Ａ回路を用い
ることもある。この１ビットＤ／Ａ回路には、単純なパ
ルス幅変調方式の他、ローパスフィルタのリップルを少
なくできるため、パルスが分散して出力されるタイプの
ものもある。
れるＤ／Ａ回路には、抵抗器を組み合わせて構成され直
接アナログ電圧を出力する一般的なものの他、回路規模
が小さく集積化に適している１ビットＤ／Ａ回路を用い
ることもある。この１ビットＤ／Ａ回路には、単純なパ
ルス幅変調方式の他、ローパスフィルタのリップルを少
なくできるため、パルスが分散して出力されるタイプの
ものもある。
【０００４】以下、従来の１ビットＤ／Ａ回路について
図４を用いて説明する。図４は、従来の１ビットＤ／Ａ
回路の一例を示すブロック図である。
図４を用いて説明する。図４は、従来の１ビットＤ／Ａ
回路の一例を示すブロック図である。
【０００５】図４に示すように、１ビットＤ／Ａ回路は
加算器４１を有し、加算器４１の入力Ａには、外部から
データが入力されている。加算器４１の出力は８ビット
レジスタを介し、入力Ｂに戻され、入力Ａに入力された
値がクロック毎に順次積算される。１ビットＤ／Ａ回路
は、デジタルーアナログ変換の動作に周期性を有してお
り、分解能と入力Ａに入力される値に応じて繰り上げ出
力が発生する。
加算器４１を有し、加算器４１の入力Ａには、外部から
データが入力されている。加算器４１の出力は８ビット
レジスタを介し、入力Ｂに戻され、入力Ａに入力された
値がクロック毎に順次積算される。１ビットＤ／Ａ回路
は、デジタルーアナログ変換の動作に周期性を有してお
り、分解能と入力Ａに入力される値に応じて繰り上げ出
力が発生する。
【０００６】例えば、８ビット分解能の１ビットＤ／Ａ
回路の場合２５６クロック分の周期を有し、加算器４１
の出力が２５５を超えると繰り上げ出力を発生する。入
力Ａに値５が入力されている場合、５１クロックもしく
は５２クロック毎に繰り上げ出力を発生し、Ｄ／Ａ回路
の動作周期である２５６クロック期間には５回の繰り上
げ信号がほぼ均等の間隔で発生する。
回路の場合２５６クロック分の周期を有し、加算器４１
の出力が２５５を超えると繰り上げ出力を発生する。入
力Ａに値５が入力されている場合、５１クロックもしく
は５２クロック毎に繰り上げ出力を発生し、Ｄ／Ａ回路
の動作周期である２５６クロック期間には５回の繰り上
げ信号がほぼ均等の間隔で発生する。
【０００７】ここで、分解能とは、出力電圧のダイナミ
ックレンジをステップに分割する能力をいい、分解能が
高いほど電圧のステップ幅が小さくなり、補正波形の品
位を向上できる。
ックレンジをステップに分割する能力をいい、分解能が
高いほど電圧のステップ幅が小さくなり、補正波形の品
位を向上できる。
【０００８】デジタル方式の補正波形発生回路において
問題となり易いのは、デジタル方式固有の波形の段差が
画面上に現れることである。これは波形の分解能が不足
した場合に発生するものであり、水平周波数、垂直周波
数が低い低解像度モードで発生しやすい。こうした場
合、一般には十分な分解能を有するＤ／Ａ回路を用いる
ことが必要となる。
問題となり易いのは、デジタル方式固有の波形の段差が
画面上に現れることである。これは波形の分解能が不足
した場合に発生するものであり、水平周波数、垂直周波
数が低い低解像度モードで発生しやすい。こうした場
合、一般には十分な分解能を有するＤ／Ａ回路を用いる
ことが必要となる。
【０００９】
【発明が解決しようとする課題】しかし、１ビットＤ／
Ａ回路は、前述したように、デジタルーアナログ変換の
動作に周期性を有しており、１ビットＤ／Ａ回路の分解
能を有効に使用するためには、波形データ更新の周期と
１ビットＤ／Ａ回路の動作周期を同期させる必要があ
る。よって、従来の１ビットＤ／Ａ回路の場合、分解能
は固定であり、単純に高分解能を有するものを用いる
と、今度は水平周波数、垂直周波数が高い高解像度モー
ドの場合に対応できない。
Ａ回路は、前述したように、デジタルーアナログ変換の
動作に周期性を有しており、１ビットＤ／Ａ回路の分解
能を有効に使用するためには、波形データ更新の周期と
１ビットＤ／Ａ回路の動作周期を同期させる必要があ
る。よって、従来の１ビットＤ／Ａ回路の場合、分解能
は固定であり、単純に高分解能を有するものを用いる
と、今度は水平周波数、垂直周波数が高い高解像度モー
ドの場合に対応できない。
【００１０】例えば、８ビット分解能を有する１ビット
Ｄ／Ａ回路の周期は２５６クロックであるが、１０ビッ
ト分解能の場合は１０２４クロックである。ここで、１
ビットＤ／Ａ回路の動作周期を水平周期に合わせると、
水平周波数の１０２４倍の周波数のクロック信号にて１
ビットＤ／Ａを動作させることになる。すなわち水平周
波数が３０ｋＨｚの場合には３０ＭＨｚ程度のクロック
周波数となるが水平周波数が１００ｋＨｚとなると１０
０ＭＨｚ以上のクロックで１ビットＤ／Ａ回路を動作さ
せることになり現実的でない。
Ｄ／Ａ回路の周期は２５６クロックであるが、１０ビッ
ト分解能の場合は１０２４クロックである。ここで、１
ビットＤ／Ａ回路の動作周期を水平周期に合わせると、
水平周波数の１０２４倍の周波数のクロック信号にて１
ビットＤ／Ａを動作させることになる。すなわち水平周
波数が３０ｋＨｚの場合には３０ＭＨｚ程度のクロック
周波数となるが水平周波数が１００ｋＨｚとなると１０
０ＭＨｚ以上のクロックで１ビットＤ／Ａ回路を動作さ
せることになり現実的でない。
【００１１】このため、高分解能のＤ／Ａ回路を必要と
する場合には、大量の抵抗器で構成される一般のＤ／Ａ
回路を使用せざるを得ず、ＣＭＯＳプロセスのＬＳＩ等
に波形演算ロジック回路と共に、このＤ／Ａ回路を集積
化すると、回路規模が大きくなりコストアップは避けら
れなかった。
する場合には、大量の抵抗器で構成される一般のＤ／Ａ
回路を使用せざるを得ず、ＣＭＯＳプロセスのＬＳＩ等
に波形演算ロジック回路と共に、このＤ／Ａ回路を集積
化すると、回路規模が大きくなりコストアップは避けら
れなかった。
【００１２】本発明はかかる点に鑑みてなされたもので
あり、分解能を任意に設定可能な１ビットＤ／Ａ回路
と、その１ビットＤ／Ａ回路を使用し、様々な水平周波
数に対して分解能を切り替えて補正波形を出力し、デジ
タル波形発生回路特有の波形の段差を改善した高品位な
補正波形発生回路を提供することを目的とする。
あり、分解能を任意に設定可能な１ビットＤ／Ａ回路
と、その１ビットＤ／Ａ回路を使用し、様々な水平周波
数に対して分解能を切り替えて補正波形を出力し、デジ
タル波形発生回路特有の波形の段差を改善した高品位な
補正波形発生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するために、以下のような手段を講じた。
するために、以下のような手段を講じた。
【００１４】請求項１記載の発明は、１ビットＤ／Ａ回
路に係るものであり、第１の入力データ及び第２の入力
データを入力し、前記第１の入力データを積算して、そ
の積算値が前記第２の入力データにて設定される値を超
える度に繰り上げ信号を出力し、前記第２の入力データ
を制御することで分解能を動的に切り替えられる構成を
採る。
路に係るものであり、第１の入力データ及び第２の入力
データを入力し、前記第１の入力データを積算して、そ
の積算値が前記第２の入力データにて設定される値を超
える度に繰り上げ信号を出力し、前記第２の入力データ
を制御することで分解能を動的に切り替えられる構成を
採る。
【００１５】請求項２記載の発明は、請求項１記載の発
明において、第１の入力データを積算した値から第２の
入力データを減算した値を出力する第１演算回路と、前
記第１演算回路の出力値に第２の入力データを加算した
値を出力する第２演算回路と、前記第２演算回路の出力
値が前記第２の入力データより小さいもしくは等しい場
合は前記第２演算回路の出力値をそのまま出力し、大き
い場合は前記第２演算回路の出力値から第２の入力デー
タを減算した値を出力して、各出力値を前記第１演算回
路に入力する第３の演算回路とを具備し、前記第１の入
力データの積算値が前記第２の入力データを超える度に
繰り上げ信号を出力する構成を採る。
明において、第１の入力データを積算した値から第２の
入力データを減算した値を出力する第１演算回路と、前
記第１演算回路の出力値に第２の入力データを加算した
値を出力する第２演算回路と、前記第２演算回路の出力
値が前記第２の入力データより小さいもしくは等しい場
合は前記第２演算回路の出力値をそのまま出力し、大き
い場合は前記第２演算回路の出力値から第２の入力デー
タを減算した値を出力して、各出力値を前記第１演算回
路に入力する第３の演算回路とを具備し、前記第１の入
力データの積算値が前記第２の入力データを超える度に
繰り上げ信号を出力する構成を採る。
【００１６】これらの構成により、分解能と第１の入力
データに応じて繰り上げ出力を発生させ、波形データを
アナログ電圧に変換できる。しかも、第２の入力データ
を制御することにより分解能を任意に切り替えることが
でき、動作周期を長く出来る場合に分解能を向上でき
る。
データに応じて繰り上げ出力を発生させ、波形データを
アナログ電圧に変換できる。しかも、第２の入力データ
を制御することにより分解能を任意に切り替えることが
でき、動作周期を長く出来る場合に分解能を向上でき
る。
【００１７】請求項３記載の発明は、補正波形発生回路
に係るものであり、水平同期信号に同期したクロック信
号を発生させるＰＬＬ回路と、前記クロック信号動作に
て垂直周期の波形を生成するデジタル波形演算回路と、
前記波形のデータが第１の入力データとして供給され、
前記クロック信号動作にて前記波形のデータをアナログ
電圧に変換する請求項１又は請求項２記載の１ビットデ
ジタルーアナログ変換回路と、前記１ビットデジタルー
アナログ変換回路に第２の入力データとして供給される
分解能設定データを制御するＣＰＵとを具備する構成を
採る。
に係るものであり、水平同期信号に同期したクロック信
号を発生させるＰＬＬ回路と、前記クロック信号動作に
て垂直周期の波形を生成するデジタル波形演算回路と、
前記波形のデータが第１の入力データとして供給され、
前記クロック信号動作にて前記波形のデータをアナログ
電圧に変換する請求項１又は請求項２記載の１ビットデ
ジタルーアナログ変換回路と、前記１ビットデジタルー
アナログ変換回路に第２の入力データとして供給される
分解能設定データを制御するＣＰＵとを具備する構成を
採る。
【００１８】この構成により、ＣＲＴディスプレイの画
像品位に対する厳しい要求に十分対応できる補正波形を
発生させることがことができ、しかも、回路規模を小さ
く集積化してコストダウンを図ることができる。
像品位に対する厳しい要求に十分対応できる補正波形を
発生させることがことができ、しかも、回路規模を小さ
く集積化してコストダウンを図ることができる。
【００１９】請求項４記載の発明は、請求項３記載の発
明において、ＣＰＵは、水平周波数に応じて、１ビット
デジタルーアナログ変換回路に供給する分解能設定デー
タを制御することにより、分解能を任意に切り替えるこ
の構成により、水平周波数の変化に対応して、適宜分解
能を切り替え、デジタル波形発生回路特有の波形の段差
を改善した補正波形を、回路規模が小さく集積化に適し
ている１ビットＤ／Ａ回路を用いて発生させることがで
きる。
明において、ＣＰＵは、水平周波数に応じて、１ビット
デジタルーアナログ変換回路に供給する分解能設定デー
タを制御することにより、分解能を任意に切り替えるこ
の構成により、水平周波数の変化に対応して、適宜分解
能を切り替え、デジタル波形発生回路特有の波形の段差
を改善した補正波形を、回路規模が小さく集積化に適し
ている１ビットＤ／Ａ回路を用いて発生させることがで
きる。
【００２０】請求項５に記載の発明は、請求項３又は請
求項４記載の発明において、ＣＰＵは、水平周波数が低
くなったら分解能を上げ、水平周波数が高くなったら分
解能を下げる構成を採る。
求項４記載の発明において、ＣＰＵは、水平周波数が低
くなったら分解能を上げ、水平周波数が高くなったら分
解能を下げる構成を採る。
【００２１】この構成により、水平周波数の低い場合に
１ビットＤ／Ａ回路の分解能を上げることにより、補正
波形の品位を向上させた補正波形発生回路を容易に提供
できる。また、水平周波数の高い場合に１ビットＤ／Ａ
回路の分解能を下げることにより適正なクロック周波数
で１ビットＤ／Ａ回路を動作させることができる。
１ビットＤ／Ａ回路の分解能を上げることにより、補正
波形の品位を向上させた補正波形発生回路を容易に提供
できる。また、水平周波数の高い場合に１ビットＤ／Ａ
回路の分解能を下げることにより適正なクロック周波数
で１ビットＤ／Ａ回路を動作させることができる。
【００２２】
【発明の実施の形態】以下に、本発明実施の形態につい
て、図１から図３を用いて説明する。
て、図１から図３を用いて説明する。
【００２３】図１は本発明の１ビットＤ／Ａ回路を示す
ブロック図である。
ブロック図である。
【００２４】図１に示すように、１ビットＤ／Ａ回路１
１は、第１の入力データを入力する入力Ａと、入力Ｂ
と、第２の入力データを入力する入力Ｃを有する。ま
た、１ビットＤ／Ａ回路１１は、Ａ＋Ｂ−Ｃを出力とす
る第１演算回路１０１と、前記第１演算回路１０１の出
力を入力する入力Ｄと前記第２の入力データを入力する
第２の入力Ｅを加算した値を出力とする第２の演算回路
１０２と、前記第２演算回路１０２の出力を入力する入
力Ｆと前記第２の入力のデータを入力する入力Ｇを比較
し、入力Ｆが入力Ｇより小さい場合には入力Ｆの値を出
力し、大きい場合にはＦ−Ｇを出力する第３演算回路１
０３と、第３演算回路１０３からの出力をＤ端子から入
力して保持し、クロックに同期して端子Ｑから出力して
Ｂ端子に入力するシフトレジスタ１０４と、第１演算回
路１０１からの繰り上げ出力をＤ端子に入力し、クロッ
クに同期して端子Ｑから出力するシフトレジスタ１０５
からなる。
１は、第１の入力データを入力する入力Ａと、入力Ｂ
と、第２の入力データを入力する入力Ｃを有する。ま
た、１ビットＤ／Ａ回路１１は、Ａ＋Ｂ−Ｃを出力とす
る第１演算回路１０１と、前記第１演算回路１０１の出
力を入力する入力Ｄと前記第２の入力データを入力する
第２の入力Ｅを加算した値を出力とする第２の演算回路
１０２と、前記第２演算回路１０２の出力を入力する入
力Ｆと前記第２の入力のデータを入力する入力Ｇを比較
し、入力Ｆが入力Ｇより小さい場合には入力Ｆの値を出
力し、大きい場合にはＦ−Ｇを出力する第３演算回路１
０３と、第３演算回路１０３からの出力をＤ端子から入
力して保持し、クロックに同期して端子Ｑから出力して
Ｂ端子に入力するシフトレジスタ１０４と、第１演算回
路１０１からの繰り上げ出力をＤ端子に入力し、クロッ
クに同期して端子Ｑから出力するシフトレジスタ１０５
からなる。
【００２５】第１演算回路１０１は、指定した第２の入
力データで繰り上げ出力を発生するように、第１の入力
データの積算値から第２の入力データを減算する。繰り
上げ出力は、シフトレジスタ１０５を介して、クロック
に同期して出力される。第２演算回路１０２では、第１
演算回路１０１で減算した第２の入力データを加算し、
第１の入力データの積算値に戻す作業を行う。また、第
３演算回路１０３は、第１の入力データを積算した結果
が第２の入力データを超えた場合、第２のデータを減算
し、シフトレジスタ１０４を介して、第１演算回路１０
１の入力Ｂに接続したものである。
力データで繰り上げ出力を発生するように、第１の入力
データの積算値から第２の入力データを減算する。繰り
上げ出力は、シフトレジスタ１０５を介して、クロック
に同期して出力される。第２演算回路１０２では、第１
演算回路１０１で減算した第２の入力データを加算し、
第１の入力データの積算値に戻す作業を行う。また、第
３演算回路１０３は、第１の入力データを積算した結果
が第２の入力データを超えた場合、第２のデータを減算
し、シフトレジスタ１０４を介して、第１演算回路１０
１の入力Ｂに接続したものである。
【００２６】以上の様に図１に示される１ビットＤ／Ａ
回路１１は、分解能と第１の入力データに応じて繰り上
げ出力を発生させ、波形データをアナログ電圧に変換で
きる。しかも、第２の入力データを制御することにより
分解能を任意に切り替えることができ、動作周期を長く
出来る場合に分解能を向上できる。例えば、各回路を９
ビットで構成した場合、最高９ビットの分解能となり、
第２の入力データを５１１とした場合は、９ビットの分
解能を有する１ビットＤ／Ａ回路として使用でき、第２
の入力データを２５５とした場合は、図４の８ビットの
分解能を有する１ビットＤ／Ａ回路と等価となる。
回路１１は、分解能と第１の入力データに応じて繰り上
げ出力を発生させ、波形データをアナログ電圧に変換で
きる。しかも、第２の入力データを制御することにより
分解能を任意に切り替えることができ、動作周期を長く
出来る場合に分解能を向上できる。例えば、各回路を９
ビットで構成した場合、最高９ビットの分解能となり、
第２の入力データを５１１とした場合は、９ビットの分
解能を有する１ビットＤ／Ａ回路として使用でき、第２
の入力データを２５５とした場合は、図４の８ビットの
分解能を有する１ビットＤ／Ａ回路と等価となる。
【００２７】なお、図１では、各回路を９ビットで構成
しているが、実際に使用する場合は、各回路のビット数
は、１０ビット等、任意に構成可能である。
しているが、実際に使用する場合は、各回路のビット数
は、１０ビット等、任意に構成可能である。
【００２８】次に、補正波形発生回路について、図２を
用いて説明する。図２は、上記実施の形態における補正
波形発生回路を示すブロック図である。
用いて説明する。図２は、上記実施の形態における補正
波形発生回路を示すブロック図である。
【００２９】図２に示すように、補正波形発生回路は、
各回路の制御を行うＣＰＵ１２と、動作クロックを発生
するＰＬＬ回路１３と、垂直周期の波形を作成する波形
演算回路１４と、上述の１ビットＤ／Ａ回路１１と、ロ
ーパスフィルタ回路１５とからなる。
各回路の制御を行うＣＰＵ１２と、動作クロックを発生
するＰＬＬ回路１３と、垂直周期の波形を作成する波形
演算回路１４と、上述の１ビットＤ／Ａ回路１１と、ロ
ーパスフィルタ回路１５とからなる。
【００３０】ＣＰＵ１２は、入力される垂直周波数およ
び水平周波数を検出し、検出した周波数に応じて最適な
パラメータを波形演算回路１４に与え、分解能設定デー
タを１ビットＤ／Ａ回路１１に与える。また、ＣＰＵ１
２は、水平周波数に応じてＰＬＬ回路１３を制御し演算
回路の動作クロックを発生させる。
び水平周波数を検出し、検出した周波数に応じて最適な
パラメータを波形演算回路１４に与え、分解能設定デー
タを１ビットＤ／Ａ回路１１に与える。また、ＣＰＵ１
２は、水平周波数に応じてＰＬＬ回路１３を制御し演算
回路の動作クロックを発生させる。
【００３１】ＰＬＬ回路１３は、ＣＰＵ１２の制御によ
り、水平同期信号を逓倍し、波形演算回路１４及び１ビ
ットＤ／Ａ回路１１の動作クロックを発生する。
り、水平同期信号を逓倍し、波形演算回路１４及び１ビ
ットＤ／Ａ回路１１の動作クロックを発生する。
【００３２】波形演算回路１４は、波形形状や波形の分
解能をＣＰＵ１２から制御され、１ビットＤ／Ａ回路１
１に波形データを出力する。ここで、出力波形データは
水平周期毎すなわち一走査線毎に更新される。
解能をＣＰＵ１２から制御され、１ビットＤ／Ａ回路１
１に波形データを出力する。ここで、出力波形データは
水平周期毎すなわち一走査線毎に更新される。
【００３３】また、１ビットＤ／Ａ回路１１は、分解能
をＣＰＵ１２から制御され、波形演算回路１４から出力
された波形データをアナログ電圧に変換して出力する。
出力されたアナログ電圧は、ローパスフィルタ回路１５
を介し、図示しない補正回路や偏向回路等に出力され
る。
をＣＰＵ１２から制御され、波形演算回路１４から出力
された波形データをアナログ電圧に変換して出力する。
出力されたアナログ電圧は、ローパスフィルタ回路１５
を介し、図示しない補正回路や偏向回路等に出力され
る。
【００３４】この補正波形発生回路は、水平周波数の変
化に対応して、適宜分解能を切り替えることができ、デ
ジタル波形発生回路特有の波形の段差を改善した補正波
形を発生させることができる。例えば、水平周波数の低
い場合に１ビットＤ／Ａ回路の分解能を上げることによ
り、補正波形の品位を向上させた補正波形発生回路を容
易に提供でき、水平周波数の高い場合に１ビットＤ／Ａ
回路の分解能を下げることにより適正なクロック周波数
で１ビットＤ／Ａ回路を動作させることができる。
化に対応して、適宜分解能を切り替えることができ、デ
ジタル波形発生回路特有の波形の段差を改善した補正波
形を発生させることができる。例えば、水平周波数の低
い場合に１ビットＤ／Ａ回路の分解能を上げることによ
り、補正波形の品位を向上させた補正波形発生回路を容
易に提供でき、水平周波数の高い場合に１ビットＤ／Ａ
回路の分解能を下げることにより適正なクロック周波数
で１ビットＤ／Ａ回路を動作させることができる。
【００３５】次に、補正波形発生回路の出力波形につい
て図３を用いて説明する。図３は、上記実施の形態にお
ける補正波形発生回路の出力波形図である。
て図３を用いて説明する。図３は、上記実施の形態にお
ける補正波形発生回路の出力波形図である。
【００３６】図３（ａ）は、水平周波数６０ｋＨｚにお
ける補正波形発生回路の出力波形の１部を示すもので、
波形発生回路およびＤ／Ａ回路の分解能は８ビットであ
る。この例では３水平周期毎にＤ／Ａ回路の最小分解能
ずつ波形データが増加している。
ける補正波形発生回路の出力波形の１部を示すもので、
波形発生回路およびＤ／Ａ回路の分解能は８ビットであ
る。この例では３水平周期毎にＤ／Ａ回路の最小分解能
ずつ波形データが増加している。
【００３７】図３（ｂ）は、水平周波数が３０ｋＨｚに
おいて、波形発生回路およびＤ／Ａ回路の分解能は８ビ
ットで、図３（ａ）と同様の波形を発生させる場合を示
す。図３（ｂ）は、図３（ａ）に比べ波形品位が劣るこ
とが分かる。一般に同一の垂直周波数であれば、水平周
波数が低い程データ変化のポイントが少なくなり、波形
品位が悪化し、画面上で波形の段差が目に付くようにな
る。このように、従来の１ビットＤ／Ａ回路では分解能
が固定されているため、水平周波数が低くなった場合
に、波形品位を改善することができなかった。
おいて、波形発生回路およびＤ／Ａ回路の分解能は８ビ
ットで、図３（ａ）と同様の波形を発生させる場合を示
す。図３（ｂ）は、図３（ａ）に比べ波形品位が劣るこ
とが分かる。一般に同一の垂直周波数であれば、水平周
波数が低い程データ変化のポイントが少なくなり、波形
品位が悪化し、画面上で波形の段差が目に付くようにな
る。このように、従来の１ビットＤ／Ａ回路では分解能
が固定されているため、水平周波数が低くなった場合
に、波形品位を改善することができなかった。
【００３８】図３（ｃ）は、水平周波数が３０ｋＨｚに
おいて、波形発生回路およびＤ／Ａ回路の分解能は９ビ
ットで、図３（ａ）と同様の波形を発生させる場合を示
す。図３（ｃ）は、図３（ｂ）と比べ、波形の分解能が
倍になることにより、波形品位が改善されることが分か
る。このように、本実施形態の１ビットＤ／Ａ回路で
は、分解能を任意に切り替えることができるので、分解
能不足により生じる波形の段差が画面上に現れるのを無
くすことができる。
おいて、波形発生回路およびＤ／Ａ回路の分解能は９ビ
ットで、図３（ａ）と同様の波形を発生させる場合を示
す。図３（ｃ）は、図３（ｂ）と比べ、波形の分解能が
倍になることにより、波形品位が改善されることが分か
る。このように、本実施形態の１ビットＤ／Ａ回路で
は、分解能を任意に切り替えることができるので、分解
能不足により生じる波形の段差が画面上に現れるのを無
くすことができる。
【００３９】なお、本実施例においては、１ビットＤ／
Ａ回路に入力される第２の入力データとして、分解能に
対応する値をそのまま用いる場合を説明したが、１ビッ
トＤ／Ａ回路に演算回路を付加し、分解能に対応する値
とは別の値を第２の入力データとして入力し、その値か
ら付加した演算回路にて分解能に対応する値を算出して
もよい。
Ａ回路に入力される第２の入力データとして、分解能に
対応する値をそのまま用いる場合を説明したが、１ビッ
トＤ／Ａ回路に演算回路を付加し、分解能に対応する値
とは別の値を第２の入力データとして入力し、その値か
ら付加した演算回路にて分解能に対応する値を算出して
もよい。
【００４０】また、図３（ａ）においては、水平周波数
６０ｋＨｚ、波形発生回路およびＤ／Ａ回路の分解能は
８ビットで、３水平周期毎にＤ／Ａ回路の最小分解能ず
つ波形データが増加している場合を説明したが、本発明
は他の条件値を用いた場合でも適用できる。
６０ｋＨｚ、波形発生回路およびＤ／Ａ回路の分解能は
８ビットで、３水平周期毎にＤ／Ａ回路の最小分解能ず
つ波形データが増加している場合を説明したが、本発明
は他の条件値を用いた場合でも適用できる。
【００４１】
【発明の効果】以上のように本発明によれば、分解能を
任意に設定可能な１ビットＤ／Ａ回路と、その１ビット
Ｄ／Ａ回路を使用し、様々な水平周波数に対して分解能
を切り替えて補正波形を出力し、デジタル波形発生回路
特有の波形の段差を改善した高品位な補正波形発生回路
を提供することができる。
任意に設定可能な１ビットＤ／Ａ回路と、その１ビット
Ｄ／Ａ回路を使用し、様々な水平周波数に対して分解能
を切り替えて補正波形を出力し、デジタル波形発生回路
特有の波形の段差を改善した高品位な補正波形発生回路
を提供することができる。
【図１】本発明の一実施の形態における１ビットＤ／Ａ
回路のブロック図。
回路のブロック図。
【図２】上記実施の形態における補正波形発生回路の構
成を示すブロック図。
成を示すブロック図。
【図３】上記実施の形態における補正波形発生回路の出
力波形図。
力波形図。
【図４】従来の１ビットＤ／Ａ回路の一例を示すブロッ
ク図
ク図
１１ １ビットＤ／Ａ回路 １２ ＣＰＵ １３ ＰＬＬ回路 １４ デジタル波形演算回路 １５ ローパスフィルタ回路 １０１ 第１演算回路 １０２ 第２演算回路 １０３ 第３演算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 3/26 Ｈ０４Ｎ 3/26
Claims (5)
- 【請求項１】 第１の入力データ及び第２の入力データ
を入力し、前記第１の入力データを積算して、その積算
値が前記第２の入力データにて設定される値を超える度
に繰り上げ信号を出力し、前記第２の入力データを制御
することで分解能を動的に切り替えられるようにした１
ビットデジタル−アナログ変換回路。 - 【請求項２】 第１の入力データを積算した値から第２
の入力データを減算した値を出力する第１演算回路と、
前記第１演算回路の出力値に第２の入力データを加算し
た値を出力する第２演算回路と、前記第２演算回路の出
力値が前記第２の入力データより小さいもしくは等しい
場合は前記第２演算回路の出力値をそのまま出力し、大
きい場合は前記第２演算回路の出力値から第２の入力デ
ータを減算した値を出力して、各出力値を前記第１演算
回路に入力する第３の演算回路とを具備し、前記第１の
入力データの積算値が前記第２の入力データを超える度
に繰り上げ信号を出力することを特徴とする請求項１記
載の１ビットデジタル−アナログ変換回路。 - 【請求項３】 水平同期信号に同期したクロック信号を
発生させるＰＬＬ回路と、前記クロック信号動作にて垂
直周期の波形を生成するデジタル波形演算回路と、前記
波形のデータが第１の入力データとして供給され、前記
クロック信号動作にて前記波形のデータをアナログ電圧
に変換する請求項１又は請求項２記載の１ビットデジタ
ルーアナログ変換回路と、前記１ビットデジタルーアナ
ログ変換回路に第２の入力データとして供給される分解
能設定データを制御するＣＰＵとを具備することを特徴
とする補正波形発生回路。 - 【請求項４】 ＣＰＵは、水平周波数に応じて、１ビッ
トデジタルーアナログ変換回路に供給する分解能設定デ
ータを制御することにより、分解能を任意に切り替える
ことを特徴とする請求項３記載の補正波形発生回路。 - 【請求項５】 ＣＰＵは、水平周波数が低くなったら分
解能を上げ、水平周波数が高くなったら分解能を下げる
ことを特徴とする請求項３又は請求項４記載の補正波形
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180531A JPH1117553A (ja) | 1997-06-20 | 1997-06-20 | １ビットデジタルーアナログ変換回路及び補正波形発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180531A JPH1117553A (ja) | 1997-06-20 | 1997-06-20 | １ビットデジタルーアナログ変換回路及び補正波形発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117553A true JPH1117553A (ja) | 1999-01-22 |
Family
ID=16084902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180531A Pending JPH1117553A (ja) | 1997-06-20 | 1997-06-20 | １ビットデジタルーアナログ変換回路及び補正波形発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117553A (ja) |
-
1997
- 1997-06-20 JP JP9180531A patent/JPH1117553A/ja active Pending
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