JPWO2004019606A1 - ビットリダクション装置 - Google Patents
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Abstract
階調性が確保し、ビートノイズの視認を防いだビットリダクション装置が提供される。本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいて、単純な切捨て処理とノイズシェーピング処理を使ってビットリダクション動作を切り替える。
Description
本発明は、映像信号の階調性を確保したままで、そのビット数の削減を行うビットリダクション装置に関するものである。
一般に、デジタル信号処理においてはデジタル化するビット数が多ければ多いほど階調性は向上する。しかし、ビット数の増加により回路規模やデバイスのピン数が増大するという課題が発生する。デジタル信号処理において階調性をできるだけ確保したまま、ビット数を削減する方法が色々と提案されており、特開２０００−２２４０４７号公報はその一例である。
さらにもっと一般的な回路としては、ノイズシェーピングとして加算器と遅延器を用いたビット数削減回路がよく用いられている。この先行技術を、従来例として図５、図６、図７を用いて説明する。
図５は従来例の構成を示すブロック図である。同図において、画質補正回路５００は、入力端子５２０を介して印加されたｍビット（ｍは整数）の入力信号に対して様々なデジタル信号処理を施す。その際、ｍビットで構成された入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。次に、加算器５１１と遅延器５１２から構成されるノイズシェーピング回路５１０がビット数の削減を行い、ｍビットで構成された信号をｎビット（ｎは整数で、ｍよりも小さい値）で構成された信号に変換する。
図６はその際の様子を示している。図６は、図５でのｍは１０、ｎは８としている。値６００は画質補正回路５００の出力を示しており、画質補正回路５００の出力が１６進数で３０Ｆである場合を仮定している。１６進数の３０Ｆを１０進数で表すと７８３である。
これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となる。そのため、小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路５１０はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。
加算器５１１は、遅延器５１２の出力の下位２ビットをｍビットの画質補正回路５００の出力と加算した後、遅延器５１２に入力する。遅延器５１２の出力の下位２ビットを除く上位８ビットを出力とすることで、下位ビットのＰＷＭ処理が可能となる。ここで、一般的に加算器５１２ではオーバーフローするため後段にリミッタを設けることは言うまでもない。
値６０１はノイズシェーピング回路５１０によりビット数が８ビットに変換された後のタイミングチャートを示している。値６０２は値６０１の次の走査期間、値６０３は値６０２の次の走査期間、値６０４は値６０３の次の走査期間でのタイミングチャートである。１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
図７は、上述の処理を施された場合に、ディスプレイに表示される映像の様子を示している。図７において、走査線７０２は走査線７０１の次の走査線、走査線７０３は走査線７０２の次の走査線、走査線７０４は走査線７０３の次の走査線である。値６０１は走査線７０１で、値６０２は走査線７０２で、値６０３は走査線７０３で、値６０４は走査線７０４で、夫々表示される。黒い四角は値「Ｃ３」の画素を、白い四角は値「Ｃ４」の画素を、夫々示している。従って、輝度が少し異なる画素が混在する。その混在パターンは余り変化せずに固定状態に近い場合もある。
しかし上述のような処理では、入力信号が一定輝度の場合、特に、大型で低解像度の液晶パネル、例えば２０Ｖ型で解像度ＶＧＡ（６４０×４８０ドット）のような１画素が大きい場合にはＰＷＭ成分がビートノイズもしくは縦線ノイズとして視認されてしまう。
一般的に映像信号は刻々と変化する信号であり、ＰＷＭ成分はそれほど目立たない。一方、入力信号が無入力の場合はＤＣ的に“０“の信号である。ＤＣ的に”０“ということは黒であり、通常はノイズがあったとしても目立たないが、画質補正回路５００で映像信号にオフセットを加える場合（ユーザー調整で黒レベルを上げることに相当する）はＰＷＭ成分がノイズとして視認されるという課題がある。
さらにもっと一般的な回路としては、ノイズシェーピングとして加算器と遅延器を用いたビット数削減回路がよく用いられている。この先行技術を、従来例として図５、図６、図７を用いて説明する。
図５は従来例の構成を示すブロック図である。同図において、画質補正回路５００は、入力端子５２０を介して印加されたｍビット（ｍは整数）の入力信号に対して様々なデジタル信号処理を施す。その際、ｍビットで構成された入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。次に、加算器５１１と遅延器５１２から構成されるノイズシェーピング回路５１０がビット数の削減を行い、ｍビットで構成された信号をｎビット（ｎは整数で、ｍよりも小さい値）で構成された信号に変換する。
図６はその際の様子を示している。図６は、図５でのｍは１０、ｎは８としている。値６００は画質補正回路５００の出力を示しており、画質補正回路５００の出力が１６進数で３０Ｆである場合を仮定している。１６進数の３０Ｆを１０進数で表すと７８３である。
これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となる。そのため、小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路５１０はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。
加算器５１１は、遅延器５１２の出力の下位２ビットをｍビットの画質補正回路５００の出力と加算した後、遅延器５１２に入力する。遅延器５１２の出力の下位２ビットを除く上位８ビットを出力とすることで、下位ビットのＰＷＭ処理が可能となる。ここで、一般的に加算器５１２ではオーバーフローするため後段にリミッタを設けることは言うまでもない。
値６０１はノイズシェーピング回路５１０によりビット数が８ビットに変換された後のタイミングチャートを示している。値６０２は値６０１の次の走査期間、値６０３は値６０２の次の走査期間、値６０４は値６０３の次の走査期間でのタイミングチャートである。１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
図７は、上述の処理を施された場合に、ディスプレイに表示される映像の様子を示している。図７において、走査線７０２は走査線７０１の次の走査線、走査線７０３は走査線７０２の次の走査線、走査線７０４は走査線７０３の次の走査線である。値６０１は走査線７０１で、値６０２は走査線７０２で、値６０３は走査線７０３で、値６０４は走査線７０４で、夫々表示される。黒い四角は値「Ｃ３」の画素を、白い四角は値「Ｃ４」の画素を、夫々示している。従って、輝度が少し異なる画素が混在する。その混在パターンは余り変化せずに固定状態に近い場合もある。
しかし上述のような処理では、入力信号が一定輝度の場合、特に、大型で低解像度の液晶パネル、例えば２０Ｖ型で解像度ＶＧＡ（６４０×４８０ドット）のような１画素が大きい場合にはＰＷＭ成分がビートノイズもしくは縦線ノイズとして視認されてしまう。
一般的に映像信号は刻々と変化する信号であり、ＰＷＭ成分はそれほど目立たない。一方、入力信号が無入力の場合はＤＣ的に“０“の信号である。ＤＣ的に”０“ということは黒であり、通常はノイズがあったとしても目立たないが、画質補正回路５００で映像信号にオフセットを加える場合（ユーザー調整で黒レベルを上げることに相当する）はＰＷＭ成分がノイズとして視認されるという課題がある。
ビットリダクション装置は、
入力映像信号の画質を補正する画質補正回路と、
画質補正回路の出力のビット数を削減する第１のビットリダクション部と、
画質補正回路の出力のビット数を削減する第２のビットリダクション部と、
少なくとも入力映像信号の同期信号の検出結果を判断要因の一つとして、判別信号を生成する判別回路と、
判別回路に制御されて、第１のビットリダクション部の出力と前記第２のビットリダクション部の出力の何れか一方を選択する第１の選択器と
を備え、
第１のビットリダクション部は、画質補正回路の出力をノイズシェービングし且つビット数を削減する第１のノイズシェーピング回路を有する。
入力映像信号の画質を補正する画質補正回路と、
画質補正回路の出力のビット数を削減する第１のビットリダクション部と、
画質補正回路の出力のビット数を削減する第２のビットリダクション部と、
少なくとも入力映像信号の同期信号の検出結果を判断要因の一つとして、判別信号を生成する判別回路と、
判別回路に制御されて、第１のビットリダクション部の出力と前記第２のビットリダクション部の出力の何れか一方を選択する第１の選択器と
を備え、
第１のビットリダクション部は、画質補正回路の出力をノイズシェービングし且つビット数を削減する第１のノイズシェーピング回路を有する。
図１は、本発明のビットリダクション装置のブロック図である。
図２は、本発明のビットリダクション装置の詳細な構成例を示すブロック図である。
図３は、本発明においてビット数を削減する部分の他の構成例を示すブロック図である。
図４は、本発明においてビット数を削減する部分の更に他の構成例を示すブロック図である。
図５は、従来のビットリダクション装置の一例を示すブロック図である。
図６は、ビットリダクション装置における動作を示したタイミングチャートである。
図７は、従来のビットリダクション装置を使用した場合にディスプレイに表示される映像の様子である。
発明を実施する最良の形態
本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、既に述べた従来方式での課題も解決できる。
（実施の形態）
図１は本発明のビットリダクション装置の構成図の一例である。図１において、画質補正回路１００は、端子１５０を介して入力された入力映像信号の画質を補正する。画質補正回路１００の出力は、第１のビットリダクション部である第１のノイズシェーピング回路１１０（以降、ノイズシェーピング回路１１０と記載する）と第２のビットリダクション部１２０に入力される。図１では、第１のビットリダクション部は加算器１１１と遅延器１１２とで構成されたノイズシェーピング回路１１０で構成され、第２のビットリダクション部１２０は第１の上位ビット選択回路１２１（以降、上位ビット選択回路１２１と記載する）でそれぞれ構成された場合を例に挙げている。加算器１１１は、遅延器１１２の出力での所定の下位ビットと画質補正回路１００の出力とを加算する。遅延器１１２は、加算器１１１の出力を遅延する。第１の選択器１３０（以降、選択器１３０と記載する）は、遅延器１１２の出力の所定の上位ビットを第１の入力とし、上位ビット選択回路１２１の出力を第２の入力として、その何れか一方を選択する。判別回路１４０は、端子１６０を介して入力された映像信号の同期信号の有無を検出し、その検出結果等に基づいて選択器１３０を制御する。図１では、判別回路１４０は同期検出回路１２１で構成された場合を例に挙げている。
以下に具体的な動作を説明する。画質補正回路１００は、ｍビット（ｍは整数）で構成されている入力信号に様々なデジタル信号処理を実行する。その際、ｍビットの入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。例えば、入力信号の黒レベル調整を行う場合は入力映像信号に一定の値を加算することで黒レベル調整が行なわれる。画質補正回路１００の出力は、入力信号と同じｍビットのビット精度を保っているとする。
選択器１３０の出力は、端子１７０を介して後段に供給される。後段は例えば液晶パネルであって、扱えるビット数がｎビット（ｎは整数で、ｍよりも小さい値）だとすると、どこかでビット数の削減を行う必要がある。そこで加算器１１１と遅延器１１２で構成されるノイズシェーピング回路１１０と上位ビット選択回路１２１でビット削減が実施される。すなわち、ｍビットで構成されていた信号がｎビットで構成される信号に変換される。第１のビットリダクション部１１０は、ノイズシェーピング回路で構成されているので、ノイズシェーピングも実施する。このノイズシェーピングについて、図１と図６を用いて説明する。
図１及び図６の例では、ｍは１０、ｎは８とし、画質補正回路１００の出力が１６進数で３０Ｆである場合を仮定している。画質補正回路１００の出力は値６００であり、１６進数の３０Ｆを１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５である。図６の値６０１、６０２、６０３、６０４は、加算器１１１と遅延器１１２で構成されているノイズシェーピング回路１１０によりビット数が８ビットに変換された後のタイミングチャートを示している。従来方式である図５で記載したと同様に、１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。即ち、ノイズシェーピング回路１１０の出力は、既に説明したＰＷＭを伴っている。
Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
実際は入力信号は３０Ｆ固定ではなく、逐次画像内容によって変化している。また、画質補正回路１００へ入力する信号にはアナログ・デジタル変換される際の量子化誤差等が含まれており、常に入力信号は変化していることとなる。
一方、入力信号が無入力の場合は完全のデジタル的に“０”の信号が入力されたことに等しい。画質補正回路１００は、この時、黒レベルの調整を行って３０Ｆを出力したとすると、画質補正回路１００の出力は常に３０Ｆ固定であり、ノイズシェーピング後の信号はＣ３とＣ４を規則的に繰り返すこととなり、この場合はノイズとして目立つことになる。
ところで、判別器１４０を構成する同期検出回路１４１は、同期の有無を検知することで無入力かどうかを検出する。無入力の場合は、判別器１４０は選択器１３０が第２のビットリダクション部１２０の出力を選択するように選択器１３０制御する。第２のビットリダクション部１２０は、画質補正回路１００の出力の上位ビットのみを選択する上位ビット選択回路１２１で構成されている。すなわち、選択器１３０によって、ノイズシャーピングを受けない信号が出力される。このような構成をとることにより、無入力時のノイズと通常動作時の階調性を両立することができる。
図２は、図１に示された本発明の実施例の更に詳細な構成例を示している。図２において、図１と同じ番号が付与されている部分は図１と同様であり、それらの詳細な説明は省略する。
端子１５０を介して入力されたコンポジット映像信号は、アナログ・デジタル変換器２１０（図２ではＡ／Ｄと記載し、以降Ａ／Ｄ変換器２１０と記載する）でデジタル信号に変換される。ビデオデコーダ２２０は、Ａ／Ｄ変換器２１０から出力されるコンポジット映像信号のデジタル信号をコンポーネント映像信号のデジタル信号に変換する。図２では、画質補正回路１００が解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３で構成される例を示している。解像度変換器１０１は、Ａ／Ｄ変換器２１０の出力の解像度を変換する。解像度変換器１０１の具体的な処理例としては、１水平走査期間内に存在する画素の数（水平画素数）や１画面内に存在する走査線の数（垂直画素数）を変換する処理が挙げられる。この処理は、後段で必要とされる画素数の構成に合致させる為に必要な処理である。解像度変換器１０１は、画素数の構成を変換するに際して、画質劣化をできるだけ防ぐ為にフィルター処理も実施する場合が多い。この様にして、Ａ／Ｄ変換器２１０の出力を後段の回路やディスプレイ等で扱える水平画素数と垂直画素数に合わせることができる。コントラスト・ブライトネス調整器１０２は、解像度変換器１０１からの映像データの値を変換して、ディスプレイに表示される映像のコントラストやブライトネスや彩度等を調整する。γ補正器１０３は、コントラスト・ブライトネス調整器１０２からの映像データに対してγ補正を施し、ディスプレイに表示される映像の輝度や彩度の線形性を補正する。解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３により、後段のディスプレイに表示される映像の画質が補正される。
端子１５０を介して入力されたコンポジット映像信号は、判別回路１４０にも入力されている。図２では、判別回路１４０が同期分離回路１４２とマイコン１４３とメモリ１４４で構成される例を示している。同期分離回路１４２は、端子１５０を介して入力されたコンポジット映像信号から同期信号を分離し、分離した同期信号をマイコン１４３と第２の選択器２５０（以降、選択器２５０と記載する）に供給する。マイコン１４３には、同期分離回路１４２で分離された同期信号と、ユーザーが設定入力端子２７０を介して入力した設定情報とが供給されている。また、メモリ１４４がマイコン１４３に接続されている。マイコン１４３は、入力される同期信号の状態と、設定入力端子２７０を介して入力された設定情報と、メモリ１４４に収納されているデータ等を基にして判別信号を生成する。メモリ１４４に収納されているデータは、画質補正回路１００の諸設定情報や、設定入力端子から既に入力されているユーザーの諸設定値や、マイコン１４３での判断アルゴリズムに関する情報等が格納されている。この判別回路１４０は、コントラスト・ブライトネス調整器１０２と選択器１４０と選択器２５０を制御する。
自走同期信号生成回路２４０は自走の同期信号を生成する。選択器２５０の一方の入力端子には自走同期信号生成回路２４０で生成された同期信号が入力され、他の入力端子には同期分離回路１４２で分離された同期信号が入力されている。選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されている場合はその同期信号を選択する。一方、選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されていない場合は自走同期信号生成回路２４０からの同期信号を選択する。
図２では、ディスプレイの一例として、液晶パネルモジュール２６０が示されている。液晶パネルモジュール２６０には、選択器１４０からの映像データと、選択器２５０からの同期信号とが入力されている。液晶パネルモジュール２６０は選択器２５０からの同期信号で表示の同期がとられ、選択器１４０からの映像データを受けて映像を表示する。
以上の構成により、図１に示した本発明の実施例と同様の効果が得られる。
加えて、図２に示した本発明の実施例では、ユーザーの設定状況や画質補正回路１００の設定状況やメモリ１４４に収納されている諸情報と、同期信号分離結果等を基にして選択器１４０が制御されている。即ち、画素単位での制御や、映像の性質を基にした制御や、信号処理の設定状況を基にした制御が可能である。その結果、適応的且つ高品質なビットリダクション装置が実現できる。
更に、図２に示した本発明の実施例では、端子１５０に映像信号が入力されていない場合や品質の良くない同期信号を伴った映像信号が入力されている場合であっても、同期信号が液晶パネルモジュール２６０に供給される。従って、液晶パネルモジュール２６０の走査動作を安定して実行できるビットリダクション装置が実現できる。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例を図３と共に説明する。
図３は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例示すブロック図である。図３において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第２のノイズシェーピング回路１２２（以降、ノイズシェーピング回路１２２と記載する）と第２の上位ビット選択回路１２３（以降、上位ビット選択回路１２３と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力と上位ビット選択回路１２３の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０で、ｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、ノイズシェーピング回路１２２は、入力されている１０ビットの信号をノイズシェーピング処理し且つ８ビットにビット数を削減した信号を上位ビット選択器１２３に供給する。上位ビット選択器１２３は、ノイズシェーピング回路１２２の出力信号の下位２ビットを捨てて上位６ビットを選択器１７０に供給する。
ノイズシェーピング回路１２２は８ビットにビット数を削減しているので、最下位１ビットに相当する値、即ちダイナミックレンジの２５６分の１のレベルでＰＷＭが発生している。この信号の下位２ビットが、上位ビット選択器１２３で削除される。ノイズシェーピング回路１２２の出力はＰＷＭを伴っているわけであるが、その出力信号の下位２ビットが１１と００とに変動してＰＷＭを伴っている場合は、最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から６ビット目も１と０に変動している。従って、この様な場合は、上位ビット選択器１２３の出力も、この６ビット目に相当する値、即ちダイナミックレンジの６４分の１のレベルでＰＷＭが発生している。ノイズシェーピング回路１２２の出力の下位２ビットが１１と００が出現してＰＷＭが発生している場合以外では、６ビット目は変動しないので、上位ビット選択器１２３の出力はＰＷＭを伴わない。
即ち、図３の構成では、第２のビットリダクション部１２０でも、少ない頻度でＰＷＭを伴うことになる。この様に動作させることで、図１や図２の場合よりも良い画質を得られることがある。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例を図４と共に説明する。
図４は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例示すブロック図である。図４において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第３の上位ビット選択回路１２４（以降、上位ビット選択回路１２４と記載する）と第３のノイズシェーピング回路１２５（以降、ノイズシェーピング回路１２５と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力とノイズシェーピング回路１２５の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０でｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、上位ビット選択回路１２４は端子３３０に入力されている１０ビットの映像信号の下位２ビットを捨てて、上位８ビットのみをノイズシェーピング回路１２５に供給する。ノイズシェーピング回路１２５は、入力されている８ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減し、選択器１４０に供給する。
ノイズシェーピング回路１１０は、最下位ビット（ＬＳＢ：Ｍｏｓｔ Ｌｅａｓｔ Ｂｉｔ）である１０ビット目まで使ってノイズシェーピング動作を実行しているので、きめ細かい処理を実施できる。言い換えると、ノイズシェーピング回路１１０は最下位１ビットに相当する値、即ちダイナミックレンジの１０２４分の１のレベルまで含めた演算によりＰＷＭを発生させ、その結果の上位６ビットを出力している。
一方、ノイズシェーピング回路１２５は、上位８ビットの信号を６ビットにビット数を削減している。ノイズシェーピング回路１２５は、９ビット目と１０ビット目は使用できず、８ビット目までを使ってノイズシェーピング動作を実行している。ノイズシェーピング回路１２５はＭＳＢから８ビット目に相当する値、即ちダイナミックレンジの２５６分の１のレベルまで含めた演算によりＰＷＭを発生させている。従って、ノイズシェーピング回路１１０の方が、ノイズシェーピング回路１２５よりもきめ細かい処理を実施できる。
即ち、図４の構成では、第１のビットリダクション部１１０ではきめ細かいノイズシェーピング実行され、第２のビットリダクション部１２０で第１のビットリダクション部１１０よりも粗いノイズシェーピング実行される。この様に動作させることで、図１や図２や図３の場合よりも良い画質を得られることがある。
以上のように、本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、従来方式での課題も解決できる。
産業の利用可能性
本発明によるビットリダクション装置は、階調性を確保し且つビートノイズの発生が防止できる。また、本発明によるビットリダクション装置は入力信号が一定輝度の場合であっても、ＰＷＭ成分によるビートノイズもしくは縦線ノイズとして視認されるのを防止できる。
図面の参照符号の一覧表
１００ 画質補正回路
１０１ 解像度変換器
１０２ コントラスト・ブライトネス調整器
１０３ γ補正器
１１０ 第１のビットリダクション部（第１のノイズシェーピング回路）
１１１ 加算器
１１２ 遅延器
１２０ 第２のビットリダクション部
１２１ 第１の上位ビット選択回路
１２２ 第２のノイズシェーピング回路
１２３ 第２の上位ビット選択回路
１２４ 第３の上位ビット選択回路
１２５ 第３のノイズシェーピング回路
１３０ 第１の選択器
１４０ 判別回路
１４１ 同期検出回路
１４２ 同期分離回路
１４３ マイコン
１４４ メモリ
１５０、１６０、１７０ 端子
２１０ アナログ・デジタル変換器
２２０ ビデオデコーダ
２４０ 自走同期信号生成回路
２５０ 第２の選択器
２６０ 液晶パネルモジュール
２７０ 設定入力端子
図２は、本発明のビットリダクション装置の詳細な構成例を示すブロック図である。
図３は、本発明においてビット数を削減する部分の他の構成例を示すブロック図である。
図４は、本発明においてビット数を削減する部分の更に他の構成例を示すブロック図である。
図５は、従来のビットリダクション装置の一例を示すブロック図である。
図６は、ビットリダクション装置における動作を示したタイミングチャートである。
図７は、従来のビットリダクション装置を使用した場合にディスプレイに表示される映像の様子である。
発明を実施する最良の形態
本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、既に述べた従来方式での課題も解決できる。
（実施の形態）
図１は本発明のビットリダクション装置の構成図の一例である。図１において、画質補正回路１００は、端子１５０を介して入力された入力映像信号の画質を補正する。画質補正回路１００の出力は、第１のビットリダクション部である第１のノイズシェーピング回路１１０（以降、ノイズシェーピング回路１１０と記載する）と第２のビットリダクション部１２０に入力される。図１では、第１のビットリダクション部は加算器１１１と遅延器１１２とで構成されたノイズシェーピング回路１１０で構成され、第２のビットリダクション部１２０は第１の上位ビット選択回路１２１（以降、上位ビット選択回路１２１と記載する）でそれぞれ構成された場合を例に挙げている。加算器１１１は、遅延器１１２の出力での所定の下位ビットと画質補正回路１００の出力とを加算する。遅延器１１２は、加算器１１１の出力を遅延する。第１の選択器１３０（以降、選択器１３０と記載する）は、遅延器１１２の出力の所定の上位ビットを第１の入力とし、上位ビット選択回路１２１の出力を第２の入力として、その何れか一方を選択する。判別回路１４０は、端子１６０を介して入力された映像信号の同期信号の有無を検出し、その検出結果等に基づいて選択器１３０を制御する。図１では、判別回路１４０は同期検出回路１２１で構成された場合を例に挙げている。
以下に具体的な動作を説明する。画質補正回路１００は、ｍビット（ｍは整数）で構成されている入力信号に様々なデジタル信号処理を実行する。その際、ｍビットの入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。例えば、入力信号の黒レベル調整を行う場合は入力映像信号に一定の値を加算することで黒レベル調整が行なわれる。画質補正回路１００の出力は、入力信号と同じｍビットのビット精度を保っているとする。
選択器１３０の出力は、端子１７０を介して後段に供給される。後段は例えば液晶パネルであって、扱えるビット数がｎビット（ｎは整数で、ｍよりも小さい値）だとすると、どこかでビット数の削減を行う必要がある。そこで加算器１１１と遅延器１１２で構成されるノイズシェーピング回路１１０と上位ビット選択回路１２１でビット削減が実施される。すなわち、ｍビットで構成されていた信号がｎビットで構成される信号に変換される。第１のビットリダクション部１１０は、ノイズシェーピング回路で構成されているので、ノイズシェーピングも実施する。このノイズシェーピングについて、図１と図６を用いて説明する。
図１及び図６の例では、ｍは１０、ｎは８とし、画質補正回路１００の出力が１６進数で３０Ｆである場合を仮定している。画質補正回路１００の出力は値６００であり、１６進数の３０Ｆを１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５である。図６の値６０１、６０２、６０３、６０４は、加算器１１１と遅延器１１２で構成されているノイズシェーピング回路１１０によりビット数が８ビットに変換された後のタイミングチャートを示している。従来方式である図５で記載したと同様に、１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。即ち、ノイズシェーピング回路１１０の出力は、既に説明したＰＷＭを伴っている。
Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
実際は入力信号は３０Ｆ固定ではなく、逐次画像内容によって変化している。また、画質補正回路１００へ入力する信号にはアナログ・デジタル変換される際の量子化誤差等が含まれており、常に入力信号は変化していることとなる。
一方、入力信号が無入力の場合は完全のデジタル的に“０”の信号が入力されたことに等しい。画質補正回路１００は、この時、黒レベルの調整を行って３０Ｆを出力したとすると、画質補正回路１００の出力は常に３０Ｆ固定であり、ノイズシェーピング後の信号はＣ３とＣ４を規則的に繰り返すこととなり、この場合はノイズとして目立つことになる。
ところで、判別器１４０を構成する同期検出回路１４１は、同期の有無を検知することで無入力かどうかを検出する。無入力の場合は、判別器１４０は選択器１３０が第２のビットリダクション部１２０の出力を選択するように選択器１３０制御する。第２のビットリダクション部１２０は、画質補正回路１００の出力の上位ビットのみを選択する上位ビット選択回路１２１で構成されている。すなわち、選択器１３０によって、ノイズシャーピングを受けない信号が出力される。このような構成をとることにより、無入力時のノイズと通常動作時の階調性を両立することができる。
図２は、図１に示された本発明の実施例の更に詳細な構成例を示している。図２において、図１と同じ番号が付与されている部分は図１と同様であり、それらの詳細な説明は省略する。
端子１５０を介して入力されたコンポジット映像信号は、アナログ・デジタル変換器２１０（図２ではＡ／Ｄと記載し、以降Ａ／Ｄ変換器２１０と記載する）でデジタル信号に変換される。ビデオデコーダ２２０は、Ａ／Ｄ変換器２１０から出力されるコンポジット映像信号のデジタル信号をコンポーネント映像信号のデジタル信号に変換する。図２では、画質補正回路１００が解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３で構成される例を示している。解像度変換器１０１は、Ａ／Ｄ変換器２１０の出力の解像度を変換する。解像度変換器１０１の具体的な処理例としては、１水平走査期間内に存在する画素の数（水平画素数）や１画面内に存在する走査線の数（垂直画素数）を変換する処理が挙げられる。この処理は、後段で必要とされる画素数の構成に合致させる為に必要な処理である。解像度変換器１０１は、画素数の構成を変換するに際して、画質劣化をできるだけ防ぐ為にフィルター処理も実施する場合が多い。この様にして、Ａ／Ｄ変換器２１０の出力を後段の回路やディスプレイ等で扱える水平画素数と垂直画素数に合わせることができる。コントラスト・ブライトネス調整器１０２は、解像度変換器１０１からの映像データの値を変換して、ディスプレイに表示される映像のコントラストやブライトネスや彩度等を調整する。γ補正器１０３は、コントラスト・ブライトネス調整器１０２からの映像データに対してγ補正を施し、ディスプレイに表示される映像の輝度や彩度の線形性を補正する。解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３により、後段のディスプレイに表示される映像の画質が補正される。
端子１５０を介して入力されたコンポジット映像信号は、判別回路１４０にも入力されている。図２では、判別回路１４０が同期分離回路１４２とマイコン１４３とメモリ１４４で構成される例を示している。同期分離回路１４２は、端子１５０を介して入力されたコンポジット映像信号から同期信号を分離し、分離した同期信号をマイコン１４３と第２の選択器２５０（以降、選択器２５０と記載する）に供給する。マイコン１４３には、同期分離回路１４２で分離された同期信号と、ユーザーが設定入力端子２７０を介して入力した設定情報とが供給されている。また、メモリ１４４がマイコン１４３に接続されている。マイコン１４３は、入力される同期信号の状態と、設定入力端子２７０を介して入力された設定情報と、メモリ１４４に収納されているデータ等を基にして判別信号を生成する。メモリ１４４に収納されているデータは、画質補正回路１００の諸設定情報や、設定入力端子から既に入力されているユーザーの諸設定値や、マイコン１４３での判断アルゴリズムに関する情報等が格納されている。この判別回路１４０は、コントラスト・ブライトネス調整器１０２と選択器１４０と選択器２５０を制御する。
自走同期信号生成回路２４０は自走の同期信号を生成する。選択器２５０の一方の入力端子には自走同期信号生成回路２４０で生成された同期信号が入力され、他の入力端子には同期分離回路１４２で分離された同期信号が入力されている。選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されている場合はその同期信号を選択する。一方、選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されていない場合は自走同期信号生成回路２４０からの同期信号を選択する。
図２では、ディスプレイの一例として、液晶パネルモジュール２６０が示されている。液晶パネルモジュール２６０には、選択器１４０からの映像データと、選択器２５０からの同期信号とが入力されている。液晶パネルモジュール２６０は選択器２５０からの同期信号で表示の同期がとられ、選択器１４０からの映像データを受けて映像を表示する。
以上の構成により、図１に示した本発明の実施例と同様の効果が得られる。
加えて、図２に示した本発明の実施例では、ユーザーの設定状況や画質補正回路１００の設定状況やメモリ１４４に収納されている諸情報と、同期信号分離結果等を基にして選択器１４０が制御されている。即ち、画素単位での制御や、映像の性質を基にした制御や、信号処理の設定状況を基にした制御が可能である。その結果、適応的且つ高品質なビットリダクション装置が実現できる。
更に、図２に示した本発明の実施例では、端子１５０に映像信号が入力されていない場合や品質の良くない同期信号を伴った映像信号が入力されている場合であっても、同期信号が液晶パネルモジュール２６０に供給される。従って、液晶パネルモジュール２６０の走査動作を安定して実行できるビットリダクション装置が実現できる。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例を図３と共に説明する。
図３は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例示すブロック図である。図３において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第２のノイズシェーピング回路１２２（以降、ノイズシェーピング回路１２２と記載する）と第２の上位ビット選択回路１２３（以降、上位ビット選択回路１２３と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力と上位ビット選択回路１２３の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０で、ｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、ノイズシェーピング回路１２２は、入力されている１０ビットの信号をノイズシェーピング処理し且つ８ビットにビット数を削減した信号を上位ビット選択器１２３に供給する。上位ビット選択器１２３は、ノイズシェーピング回路１２２の出力信号の下位２ビットを捨てて上位６ビットを選択器１７０に供給する。
ノイズシェーピング回路１２２は８ビットにビット数を削減しているので、最下位１ビットに相当する値、即ちダイナミックレンジの２５６分の１のレベルでＰＷＭが発生している。この信号の下位２ビットが、上位ビット選択器１２３で削除される。ノイズシェーピング回路１２２の出力はＰＷＭを伴っているわけであるが、その出力信号の下位２ビットが１１と００とに変動してＰＷＭを伴っている場合は、最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から６ビット目も１と０に変動している。従って、この様な場合は、上位ビット選択器１２３の出力も、この６ビット目に相当する値、即ちダイナミックレンジの６４分の１のレベルでＰＷＭが発生している。ノイズシェーピング回路１２２の出力の下位２ビットが１１と００が出現してＰＷＭが発生している場合以外では、６ビット目は変動しないので、上位ビット選択器１２３の出力はＰＷＭを伴わない。
即ち、図３の構成では、第２のビットリダクション部１２０でも、少ない頻度でＰＷＭを伴うことになる。この様に動作させることで、図１や図２の場合よりも良い画質を得られることがある。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例を図４と共に説明する。
図４は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例示すブロック図である。図４において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第３の上位ビット選択回路１２４（以降、上位ビット選択回路１２４と記載する）と第３のノイズシェーピング回路１２５（以降、ノイズシェーピング回路１２５と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力とノイズシェーピング回路１２５の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０でｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、上位ビット選択回路１２４は端子３３０に入力されている１０ビットの映像信号の下位２ビットを捨てて、上位８ビットのみをノイズシェーピング回路１２５に供給する。ノイズシェーピング回路１２５は、入力されている８ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減し、選択器１４０に供給する。
ノイズシェーピング回路１１０は、最下位ビット（ＬＳＢ：Ｍｏｓｔ Ｌｅａｓｔ Ｂｉｔ）である１０ビット目まで使ってノイズシェーピング動作を実行しているので、きめ細かい処理を実施できる。言い換えると、ノイズシェーピング回路１１０は最下位１ビットに相当する値、即ちダイナミックレンジの１０２４分の１のレベルまで含めた演算によりＰＷＭを発生させ、その結果の上位６ビットを出力している。
一方、ノイズシェーピング回路１２５は、上位８ビットの信号を６ビットにビット数を削減している。ノイズシェーピング回路１２５は、９ビット目と１０ビット目は使用できず、８ビット目までを使ってノイズシェーピング動作を実行している。ノイズシェーピング回路１２５はＭＳＢから８ビット目に相当する値、即ちダイナミックレンジの２５６分の１のレベルまで含めた演算によりＰＷＭを発生させている。従って、ノイズシェーピング回路１１０の方が、ノイズシェーピング回路１２５よりもきめ細かい処理を実施できる。
即ち、図４の構成では、第１のビットリダクション部１１０ではきめ細かいノイズシェーピング実行され、第２のビットリダクション部１２０で第１のビットリダクション部１１０よりも粗いノイズシェーピング実行される。この様に動作させることで、図１や図２や図３の場合よりも良い画質を得られることがある。
以上のように、本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、従来方式での課題も解決できる。
産業の利用可能性
本発明によるビットリダクション装置は、階調性を確保し且つビートノイズの発生が防止できる。また、本発明によるビットリダクション装置は入力信号が一定輝度の場合であっても、ＰＷＭ成分によるビートノイズもしくは縦線ノイズとして視認されるのを防止できる。
図面の参照符号の一覧表
１００ 画質補正回路
１０１ 解像度変換器
１０２ コントラスト・ブライトネス調整器
１０３ γ補正器
１１０ 第１のビットリダクション部（第１のノイズシェーピング回路）
１１１ 加算器
１１２ 遅延器
１２０ 第２のビットリダクション部
１２１ 第１の上位ビット選択回路
１２２ 第２のノイズシェーピング回路
１２３ 第２の上位ビット選択回路
１２４ 第３の上位ビット選択回路
１２５ 第３のノイズシェーピング回路
１３０ 第１の選択器
１４０ 判別回路
１４１ 同期検出回路
１４２ 同期分離回路
１４３ マイコン
１４４ メモリ
１５０、１６０、１７０ 端子
２１０ アナログ・デジタル変換器
２２０ ビデオデコーダ
２４０ 自走同期信号生成回路
２５０ 第２の選択器
２６０ 液晶パネルモジュール
２７０ 設定入力端子
本発明は、映像信号の階調性を確保したままで、そのビット数の削減を行うビットリダクション装置に関するものである。
一般に、デジタル信号処理においてはデジタル化するビット数が多ければ多いほど階調性は向上する。しかし、ビット数の増加により回路規模やデバイスのピン数が増大するという課題が発生する。デジタル信号処理において階調性をできるだけ確保したまま、ビット数を削減する方法が色々と提案されており、特許文献１はその一例である。
さらにもっと一般的な回路としては、ノイズシェーピングとして加算器と遅延器を用いたビット数削減回路がよく用いられている。この先行技術を、従来例として図５、図６、図７を用いて説明する。
図５は従来例の構成を示すブロック図である。同図において、画質補正回路５００は、入力端子５２０を介して印加されたｍビット（ｍは整数）の入力信号に対して様々なデジタル信号処理を施す。その際、ｍビットで構成された入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。次に、加算器５１１と遅延器５１２から構成されるノイズシェーピング回路５１０がビット数の削減を行い、ｍビットで構成された信号をｎビット（ｎは整数で、ｍよりも小さい値）で構成された信号に変換する。
図６はその際の様子を示している。図６は、図５でのｍは１０、ｎは８としている。値６００は画質補正回路５００の出力を示しており、画質補正回路５００の出力が１６進数で３０Ｆである場合を仮定している。１６進数の３０Ｆを１０進数で表すと７８３である。
これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となる。そのため、小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路５１０はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。
加算器５１１は、遅延器５１２の出力の下位２ビットをｍビットの画質補正回路５００の出力と加算した後、遅延器５１２に入力する。遅延器５１２の出力の下位２ビットを除く上位８ビットを出力とすることで、下位ビットのＰＷＭ処理が可能となる。ここで、一般的に加算器５１２ではオーバーフローするため後段にリミッタを設けることは言うまでもない。
値６０１はノイズシェーピング回路５１０によりビット数が８ビットに変換された後のタイミングチャートを示している。値６０２は値６０１の次の走査期間、値６０３は値６０２の次の走査期間、値６０４は値６０３の次の走査期間でのタイミングチャートである。１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
図７は、上述の処理を施された場合に、ディスプレイに表示される映像の様子を示している。図７において、走査線７０２は走査線７０１の次の走査線、走査線７０３は走査線７０２の次の走査線、走査線７０４は走査線７０３の次の走査線である。値６０１は走査線７０１で、値６０２は走査線７０２で、値６０３は走査線７０３で、値６０４は走査線７０４で、夫々表示される。黒い四角は値「Ｃ３」の画素を、白い四角は値「Ｃ４」の画素を、夫々示している。従って、輝度が少し異なる画素が混在する。その混在パターンは余り変化せずに固定状態に近い場合もある。
特開２０００−２２４０４７号公報
しかし上述のような処理では、入力信号が一定輝度の場合、特に、大型で低解像度の液晶パネル、例えば２０Ｖ型で解像度ＶＧＡ（６４０×４８０ドット）のような１画素が大きい場合にはＰＷＭ成分がビートノイズもしくは縦線ノイズとして視認されてしまう。
一般的に映像信号は刻々と変化する信号であり、ＰＷＭ成分はそれほど目立たない。一方、入力信号が無入力の場合はＤＣ的に“０“の信号である。ＤＣ的に”０“ということは黒であり、通常はノイズがあったとしても目立たないが、画質補正回路５００で映像信号にオフセットを加える場合（ユーザー調整で黒レベルを上げることに相当する）はＰＷＭ成分がノイズとして視認されるという課題がある。
ビットリダクション装置は、入力映像信号の画質を補正する画質補正回路と、画質補正回路の出力のビット数を削減する第１のビットリダクション部と、画質補正回路の出力のビット数を削減する第２のビットリダクション部と、少なくとも入力映像信号の同期信号の検出結果を判断要因の一つとして、判別信号を生成する判別回路と、判別回路に制御されて、第１のビットリダクション部の出力と前記第２のビットリダクション部の出力の何れか一方を選択する第１の選択器とを備え、第１のビットリダクション部は、画質補正回路の出力をノイズシェービングし且つビット数を削減する第１のノイズシェーピング回路を有する。
本発明によるビットリダクション装置は、階調性を確保し且つビートノイズの発生が防止できる。また、本発明によるビットリダクション装置は入力信号が一定輝度の場合であっても、ＰＷＭ成分によるビートノイズもしくは縦線ノイズとして視認されるのを防止できる。
本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、既に述べた従来方式での課題も解決できる。
（実施の形態）
図１は本発明のビットリダクション装置の構成図の一例である。図１において、画質補正回路１００は、端子１５０を介して入力された入力映像信号の画質を補正する。画質補正回路１００の出力は、第１のビットリダクション部である第１のノイズシェ-ピング回路１１０（以降、ノイズシェ-ピング回路１１０と記載する）と第２のビットリダクション部１２０に入力される。図１では、第１のビットリダクション部は加算器１１１と遅延器１１２とで構成されたノイズシェーピング回路１１０で構成され、第２のビットリダクション部１２０は第１の上位ビット選択回路１２１（以降、上位ビット選択回路１２１と記載する）でそれぞれ構成された場合を例に挙げている。加算器１１１は、遅延器１１２の出力での所定の下位ビットと画質補正回路１００の出力とを加算する。遅延器１１２は、加算器１１１の出力を遅延する。第１の選択器１３０（以降、選択器１３０と記載する）は、遅延器１１２の出力の所定の上位ビットを第１の入力とし、上位ビット選択回路１２１の出力を第２の入力として、その何れか一方を選択する。判別回路１４０は、端子１６０を介して入力された映像信号の同期信号の有無を検出し、その検出結果等に基づいて選択器１３０を制御する。図１では、判別回路１４０は同期検出回路１２１で構成された場合を例に挙げている。
図１は本発明のビットリダクション装置の構成図の一例である。図１において、画質補正回路１００は、端子１５０を介して入力された入力映像信号の画質を補正する。画質補正回路１００の出力は、第１のビットリダクション部である第１のノイズシェ-ピング回路１１０（以降、ノイズシェ-ピング回路１１０と記載する）と第２のビットリダクション部１２０に入力される。図１では、第１のビットリダクション部は加算器１１１と遅延器１１２とで構成されたノイズシェーピング回路１１０で構成され、第２のビットリダクション部１２０は第１の上位ビット選択回路１２１（以降、上位ビット選択回路１２１と記載する）でそれぞれ構成された場合を例に挙げている。加算器１１１は、遅延器１１２の出力での所定の下位ビットと画質補正回路１００の出力とを加算する。遅延器１１２は、加算器１１１の出力を遅延する。第１の選択器１３０（以降、選択器１３０と記載する）は、遅延器１１２の出力の所定の上位ビットを第１の入力とし、上位ビット選択回路１２１の出力を第２の入力として、その何れか一方を選択する。判別回路１４０は、端子１６０を介して入力された映像信号の同期信号の有無を検出し、その検出結果等に基づいて選択器１３０を制御する。図１では、判別回路１４０は同期検出回路１２１で構成された場合を例に挙げている。
以下に具体的な動作を説明する。画質補正回路１００は、ｍビット（ｍは整数）で構成されている入力信号に様々なデジタル信号処理を実行する。その際、ｍビットの入力信号のビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。例えば、入力信号の黒レベル調整を行う場合は入力映像信号に一定の値を加算することで黒レベル調整が行なわれる。画質補正回路１００の出力は、入力信号と同じｍビットのビット精度を保っているとする。
選択器１３０の出力は、端子１７０を介して後段に供給される。後段は例えば液晶パネルであって、扱えるビット数がｎビット（ｎは整数で、ｍよりも小さい値）だとすると、どこかでビット数の削減を行う必要がある。そこで加算器１１１と遅延器１１２で構成されるノイズシェーピング回路１１０と上位ビット選択回路１２１でビット削減が実施される。すなわち、ｍビットで構成されていた信号がｎビットで構成される信号に変換される。第１のビットリダクション部１１０は、ノイズシェーピング回路で構成されているので、ノイズシェーピングも実施する。このノイズシェーピングについて、図１と図６を用いて説明する。
図１及び図６の例では、ｍは１０、ｎは８とし、画質補正回路１００の出力が１６進数で３０Ｆである場合を仮定している。画質補正回路１００の出力は値６００であり、１６進数の３０Ｆを１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５である。図６の値６０１、６０２、６０３、６０４は、加算器１１１と遅延器１１２で構成されているノイズシェーピング回路１１０によりビット数が８ビットに変換された後のタイミングチャートを示している。従来方式である図５で記載したと同様に、１０ビットで３０Ｆの信号はＣ３、Ｃ４、Ｃ４、Ｃ４、Ｃ３、Ｃ４、Ｃ４、Ｃ４…と変換されている。即ち、ノイズシェーピング回路１１０の出力は、既に説明したＰＷＭを伴っている。
Ｃ３は１０進数で１９５、Ｃ４は１９６である。Ｃ３、Ｃ４、Ｃ４、Ｃ４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。
実際は入力信号は３０Ｆ固定ではなく、逐次画像内容によって変化している。また、画質補正回路１００へ入力する信号にはアナログ・デジタル変換される際の量子化誤差等が含まれており、常に入力信号は変化していることとなる。
一方、入力信号が無入力の場合は完全のデジタル的に“０”の信号が入力されたことに等しい。画質補正回路１００は、この時、黒レベルの調整を行って３０Ｆを出力したとすると、画質補正回路１００の出力は常に３０Ｆ固定であり、ノイズシェーピング後の信号はＣ３とＣ４を規則的に繰り返すこととなり、この場合はノイズとして目立つことになる。
ところで、判別器１４０を構成する同期検出回路１４１は、同期の有無を検知することで無入力かどうかを検出する。無入力の場合は、判別器１４０は選択器１３０が第２のビットリダクション部１２０の出力を選択するように選択器１３０制御する。第２のビットリダクション部１２０は、画質補正回路１００の出力の上位ビットのみを選択する上位ビット選択回路１２１で構成されている。すなわち、選択器１３０によって、ノイズシャーピングを受けない信号が出力される。このような構成をとることにより、無入力時のノイズと通常動作時の階調性を両立することができる。
図２は、図１に示された本発明の実施の形態の更に詳細な構成例を示している。図２において、図１と同じ番号が付与されている部分は図１と同様であり、それらの詳細な説明は省略する。
端子１５０を介して入力されたコンポジット映像信号は、アナログ・デジタル変換器２１０（図２ではＡ／Ｄと記載し、以降Ａ／Ｄ変換器２１０と記載する）でデジタル信号に変換される。ビデオデコーダ２２０は、Ａ／Ｄ変換器２１０から出力されるコンポジット映像信号のデジタル信号をコンポーネント映像信号のデジタル信号に変換する。図２では、画質補正回路１００が解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３で構成される例を示している。解像度変換器１０１は、Ａ／Ｄ変換器２１０の出力の解像度を変換する。解像度変換器１０１の具体的な処理例としては、１水平走査期間内に存在する画素の数（水平画素数）や１画面内に存在する走査線の数（垂直画素数）を変換する処理が挙げられる。この処理は、後段で必要とされる画素数の構成に合致させる為に必要な処理である。解像度変換器１０１は、画素数の構成を変換するに際して、画質劣化をできるだけ防ぐ為にフィルター処理も実施する場合が多い。この様にして、Ａ／Ｄ変換器２１０の出力を後段の回路やディスプレイ等で扱える水平画素数と垂直画素数に合わせることができる。コントラスト・ブライトネス調整器１０２は、解像度変換器１０１からの映像データの値を変換して、ディスプレイに表示される映像のコントラストやブライトネスや彩度等を調整する。γ補正器１０３は、コントラスト・ブライトネス調整器１０２からの映像データに対してγ補正を施し、ディスプレイに表示される映像の輝度や彩度の線形性を補正する。解像度変換器１０１とコントラスト・ブライトネス調整器１０２とγ補正器１０３により、後段のディスプレイに表示される映像の画質が補正される。
端子１５０を介して入力されたコンポジット映像信号は、判別回路１４０にも入力されている。図２では、判別回路１４０が同期分離回路１４２とマイコン１４３とメモリ１４４で構成される例を示している。同期分離回路１４２は、端子１５０を介して入力されたコンポジット映像信号から同期信号を分離し、分離した同期信号をマイコン１４３と第２の選択器２５０（以降、選択器２５０と記載する）に供給する。マイコン１４３には、同期分離回路１４２で分離された同期信号と、ユーザーが設定入力端子２７０を介して入力した設定情報とが供給されている。また、メモリ１４４がマイコン１４３に接続されている。マイコン１４３は、入力される同期信号の状態と、設定入力端子２７０を介して入力された設定情報と、メモリ１４４に収納されているデータ等を基にして判別信号を生成する。メモリ１４４に収納されているデータは、画質補正回路１００の諸設定情報や、設定入力端子から既に入力されているユーザーの諸設定値や、マイコン１４３での判断アルゴリズムに関する情報等が格納されている。この判別回路１４０は、コントラスト・ブライトネス調整器１０２と選択器１４０と選択器２５０を制御する。
自走同期信号生成回路２４０は自走の同期信号を生成する。選択器２５０の一方の入力端子には自走同期信号生成回路２４０で生成された同期信号が入力され、他の入力端子には同期分離回路１４２で分離された同期信号が入力されている。選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されている場合はその同期信号を選択する。一方、選択器２５０は、マイコン１４３によって制御され、同期信号分離回路から同期信号が出力されていない場合は自走同期信号生成回路２４０からの同期信号を選択する。
図２では、ディスプレイの一例として、液晶パネルモジュール２６０が示されている。液晶パネルモジュール２６０には、選択器１４０からの映像データと、選択器２５０からの同期信号とが入力されている。液晶パネルモジュール２６０は選択器２５０からの同期信号で表示の同期がとられ、選択器１４０からの映像データを受けて映像を表示する。
以上の構成により、図１に示した本発明の実施の形態と同様の効果が得られる。
加えて、図２に示した本発明の実施の形態では、ユーザーの設定状況や画質補正回路１００の設定状況やメモリ１４４に収納されている諸情報と、同期信号分離結果等を基にして選択器１４０が制御されている。即ち、画素単位での制御や、映像の性質を基にした制御や、信号処理の設定状況を基にした制御が可能である。その結果、適応的且つ高品質なビットリダクション装置が実現できる。
更に、図２に示した本発明の実施の形態では、端子１５０に映像信号が入力されていない場合や品質の良くない同期信号を伴った映像信号が入力されている場合であっても、同期信号が液晶パネルモジュール２６０に供給される。従って、液晶パネルモジュール２６０の走査動作を安定して実行できるビットリダクション装置が実現できる。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例を図３と共に説明する。
図３は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の他の構成例示すブロック図である。図３において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第２のノイズシェーピング回路１２２（以降、ノイズシェーピング回路１２２と記載する）と第２の上位ビット選択回路１２３（以降、上位ビット選択回路１２３と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力と上位ビット選択回路１２３の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０で、ｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、ノイズシェーピング回路１２２は、入力されている１０ビットの信号をノイズシェーピング処理し且つ８ビットにビット数を削減した信号を上位ビット選択器１２３に供給する。上位ビット選択器１２３は、ノイズシェーピング回路１２２の出力信号の下位２ビットを捨てて上位６ビットを選択器１７０に供給する。
ノイズシェーピング回路１２２は８ビットにビット数を削減しているので、最下位１ビットに相当する値、即ちダイナミックレンジの２５６分の１のレベルでＰＷＭが発生している。この信号の下位２ビットが、上位ビット選択器１２３で削除される。ノイズシェーピング回路１２２の出力はＰＷＭを伴っているわけであるが、その出力信号の下位２ビットが１１と００とに変動してＰＷＭを伴っている場合は、最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から６ビット目も１と０に変動している。従って、この様な場合は、上位ビット選択器１２３の出力も、この６ビット目に相当する値、即ちダイナミックレンジの６４分の１のレベルでＰＷＭが発生している。ノイズシェーピング回路１２２の出力の下位２ビットが１１と００が出現してＰＷＭが発生している場合以外では、６ビット目は変動しないので、上位ビット選択器１２３の出力はＰＷＭを伴わない。
即ち、図３の構成では、第２のビットリダクション部１２０でも、少ない頻度でＰＷＭを伴うことになる。この様に動作させることで、図１や図２の場合よりも良い画質を得られることがある。
次に、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例を図４と共に説明する。
図４は、図１及び図２に示されたビットリダクション装置での第２のビットリダクション部１２０の更に他の構成例示すブロック図である。図４において、図１または図２と同じ番号の部分は図１または図２と同様である。画質補正回路１１０の出力は端子３３０を介して第１のビットリダクション部であるノイズシェーピング回路１１０と、第２のビットリダクション部１２０に入力される。第２のビットリダクション部１２０は、第３の上位ビット選択回路１２４（以降、上位ビット選択回路１２４と記載する）と第３のノイズシェーピング回路１２５（以降、ノイズシェーピング回路１２５と記載する）との縦続接続で構成されている。選択器１４０は、ノイズシェーピング回路１１０の出力とノイズシェーピング回路１２５の出力を受けて、何れか一方を選択し、端子１７０を介して出力する。
端子３３０に入力されている映像信号は１０ビットであって、端子１７０から６ビットで出力する場合を仮定する。即ち、ｍが１０でｎが６の場合を仮定する。ノイズシェーピング回路１１０は、１０ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減した信号を選択器１４０に供給する。一方、上位ビット選択回路１２４は端子３３０に入力されている１０ビットの映像信号の下位２ビットを捨てて、上位８ビットのみをノイズシェーピング回路１２５に供給する。ノイズシェーピング回路１２５は、入力されている８ビットの信号をノイズシェーピング処理し且つ６ビットにビット数を削減し、選択器１４０に供給する。
ノイズシェーピング回路１１０は、最下位ビット（ＬＳＢ：Ｍｏｓｔ Ｌｅａｓｔ Ｂｉｔ）である１０ビット目まで使ってノイズシェーピング動作を実行しているので、きめ細かい処理を実施できる。言い換えると、ノイズシェーピング回路１１０は最下位１ビットに相当する値、即ちダイナミックレンジの１０２４分の１のレベルまで含めた演算によりＰＷＭを発生させ、その結果の上位６ビットを出力している。
一方、ノイズシェーピング回路１２５は、上位８ビットの信号を６ビットにビット数を削減している。ノイズシェーピング回路１２５は、９ビット目と１０ビット目は使用できず、８ビット目までを使ってノイズシェーピング動作を実行している。ノイズシェーピング回路１２５はＭＳＢから８ビット目に相当する値、即ちダイナミックレンジの２５６分の１のレベルまで含めた演算によりＰＷＭを発生させている。従って、ノイズシェーピング回路１１０の方が、ノイズシェーピング回路１２５よりもきめ細かい処理を実施できる。
即ち、図４の構成では、第１のビットリダクション部１１０ではきめ細かいノイズシェーピング実行され、第２のビットリダクション部１２０で第１のビットリダクション部１１０よりも粗いノイズシェーピング実行される。この様に動作させることで、図１や図２や図３の場合よりも良い画質を得られることがある。
以上のように、本発明のビットリダクション装置は、少なくとも入力信号の状態とユーザーの設定状態と装置の設定状態との何れかに基づいてビットリダクション動作を切り替える。こうすることで、本発明のビットリダクション装置は階調性を確保し且つビートノイズの発生が防止でき、従来方式での課題も解決できる。
本発明によるビットリダクション装置は、階調性を確保し且つビートノイズの発生が防止できる。また、本発明によるビットリダクション装置は入力信号が一定輝度の場合であっても、ＰＷＭ成分によるビートノイズもしくは縦線ノイズとして視認されるのを防止できる。
１００ 画質補正回路
１０１ 解像度変換器
１０２ コントラスト・ブライトネス調整器
１０３ γ補正器
１１０ 第１のビットリダクション部（第１のノイズシェーピング回路）
１１１ 加算器
１１２ 遅延器
１２０ 第２のビットリダクション部
１２１ 第１の上位ビット選択回路
１２２ 第２のノイズシェーピング回路
１２３ 第２の上位ビット選択回路
１２４ 第３の上位ビット選択回路
１２５ 第３のノイズシェーピング回路
１３０ 第１の選択器
１４０ 判別回路
１４１ 同期検出回路
１４２ 同期分離回路
１４３ マイコン
１４４ メモリ
１５０、１６０、１７０ 端子
２１０ アナログ・デジタル変換器
２２０ ビデオデコーダ
２４０ 自走同期信号生成回路
２５０ 第２の選択器
２６０ 液晶パネルモジュール
２７０ 設定入力端子
１０１ 解像度変換器
１０２ コントラスト・ブライトネス調整器
１０３ γ補正器
１１０ 第１のビットリダクション部（第１のノイズシェーピング回路）
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１２２ 第２のノイズシェーピング回路
１２３ 第２の上位ビット選択回路
１２４ 第３の上位ビット選択回路
１２５ 第３のノイズシェーピング回路
１３０ 第１の選択器
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１４１ 同期検出回路
１４２ 同期分離回路
１４３ マイコン
１４４ メモリ
１５０、１６０、１７０ 端子
２１０ アナログ・デジタル変換器
２２０ ビデオデコーダ
２４０ 自走同期信号生成回路
２５０ 第２の選択器
２６０ 液晶パネルモジュール
２７０ 設定入力端子
Claims (5)
- 入力映像信号の画質を補正する画質補正回路と、
前記画質補正回路の出力のビット数を削減する第１のビットリダクション部と、
前記画質補正回路の出力のビット数を削減する第２のビットリダクション部と、
少なくとも前記入力映像信号の同期信号の検出結果を判断要因として、判別信号を生成する判別回路と、
前記判別回路に制御されて、前記第１のビットリダクション部の出力と前記第２のビットリダクション部の出力の何れか一方を選択する第１の選択器と
を備え、
前記第１のビットリダクション部は、前記画質補正回路の出力をノイズシェービングし且つビット数を削減する第１のノイズシェーピング回路を有する
ビットリダクション装置。 - 自走同期信号を発生する自走同期信号生成回路と、
前記判別回路に制御されて、前記同期信号検出回路の出力と前記自走同期信号の何れか一方を選択する第２の選択器と、
前記第２の選択器のから出力される同期信号で走査し、前記第１の選択器の出力を表示するディスプレイと、
を更に備え、
前記判別回路は、
同期分離回路と、
マイコンと、
メモリと
ユーザーの設定情報を入力する設定入力端子と
を備え、前記検期分離回路の出力とユーザーの画質設定状況の少なくとも何れか一方を基にして前記判別信号を出力し、
前記第１の選択器は前記判別回路に制御されて、前記第１のビットリダクション部の出力と前記第２のビットリダクション部の出力の何れか一方を選択する
請求項１に記載のビットリダクション装置。 - 前記第２のビットリダクション部は上位の所定数のビットのみを選択して出力する第１の上位ビット選択回路を有する請求項１または請求項２に記載のビットリダクション装置。
- 前記第２のビットリダクション部は、
ノイズシェービングし且つビット数を削減する第２のノイズシェービング回路と、
前記第２のノイズシェービング回路の出力を受けて、上位の所定数のビットのみを選択して出力する第２の上位ビット選択回路と
を有する請求項１または請求項２に記載のビットリダクション装置。 - 前記第２のビットリダクション部は、
上位の所定数のビットのみを選択して出力する第３の上位ビット選択回路と
前記第３の上位ビット選択回路の出力を受けて、ノイズシェービングし且つビット数を削減する第３のノイズシェービング回路と、
を有する請求項１または請求項２に記載のビットリダクション装置。
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