JP4888837B2

JP4888837B2 - Ｄ／ａ変換装置

Info

Publication number: JP4888837B2
Application number: JP2008084148A
Authority: JP
Inventors: 吾朗坂田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-03-27
Filing date: 2008-03-27
Publication date: 2012-02-29
Anticipated expiration: 2028-03-27
Also published as: JP2009239700A

Description

本発明は、ΔΣ変調器を用いたＤ／Ａ変換装置に関する。

量子化ノイズを高域側へシフトさせて可聴帯域のＳＮ比を向上させるノイズシェーピング効果を有するΔΣ変調器を用いたＤ／Ａ変換装置が知られている。例えば特許文献１には、原クロックを逓倍した逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調器を備え、無入力時にはこのΔΣ変調器に残留する信号を所定範囲内の値に抑制しておき、信号入力時には逓倍クロックに従ってΔΣ変調器が出力する変調出力を原クロックに同期させて出力形成（ＰＷＭ信号出力）することによって、逓倍クロックのジッタ（時間軸誤差）の影響を回避し、かつ無音時ノイズを除去するようにしたＤ／Ａ変換装置が開示されている。

特開２００５−７９９０８号公報

ところで、上記特許文献１に開示のＤ／Ａ変換装置では、ＰＷＭ信号を高速な逓倍クロックから低速な原クロックに乗せ替える為、両クロックの周波数は整数比の関係を有することが前提となる。したがって、この前提を満たさないＡＳＩＣ（特定用途向けＩＣ）やＦＰＧＡ（ゲートアレイ）等の上位システムには搭載し難いという問題が生じる。また、そのような上位システムに敢えて搭載しようとすると、上記の前提を満たす専用のクロック源を別途設けたり、逓倍クロックに応じて発生するΔΣ変調出力を原クロックに同期させる構成が必須になったりすることから装置構成の複雑化を招致するという弊害もある。

本発明は、このような事情に鑑みてなされたもので、上位システムに容易に搭載でき、しかも装置構成の複雑化を招致せずにジッタの影響を回避することができるＤ／Ａ変換装置を提供することを目的としている。

上記目的を達成するため、請求項１に記載の発明では、第１のクロックに従って入力信号をΔΣ変調してΔΣ変調出力を発生するΔΣ変調手段と、前記第１のクロックと当該第１のクロックとは非同期の第２のクロックとに基づき、前記ΔΣ変調手段の１サンプル当たりの処理期間として割り当てられるタイムスロットの開始を表す開始信号および前記ΔΣ変調手段のΔΣ変調処理の完了を表す完了信号を発生するタイミング発生手段と、前記タイミング発生手段が発生する開始信号および完了信号に従い、前記ΔΣ変調手段から前記第１のクロックに同期して出力されるΔΣ変調出力を、前記第２のクロックに同期した出力信号に変換する出力変換手段とを具備することを特徴とする。

上記請求項１に従属する請求項２に記載の発明では、前記出力変換手段は、前記タイミング発生手段が発生する完了信号に応じて、前記ΔΣ変調手段から出力されるΔΣ変調出力を記憶する第１のバッファ手段と、前記タイミング発生手段が発生する次タイムスロットの開始を表す開始信号に応じて、前記第１のバッファ手段に記憶された前タイムスロットのΔΣ変調出力を読み出して記憶する第２のバッファ手段と、前記第２のバッファ手段に記憶される前タイムスロットのΔΣ変調出力を、前記第２のクロックに同期してパルス幅変調を施して出力信号を発生するパルス幅変調手段とを備えることを特徴とする。

上記請求項１に従属する請求項３に記載の発明では、前記第１のクロックは、前記第２のクロックより高速であることを特徴とする。

上記請求項２に従属する請求項４に記載の発明では、前記第１のバッファ手段は、前記第１のクロックで動作し、前記第２のバッファ手段は、前記第２のクロックで動作することを特徴とする。

本発明によれば、上位システムに容易に搭載でき、しかも装置構成の複雑化を招致せずにジッタの影響を回避することができる。

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態によるＤ／Ａ変換装置の全体構成を示すブロック図である。この図に示すＤ／Ａ変換装置は、ＰＬＬ（位相同期ループ）部１０、タイミング発生部２０、ΔΣ変調器３０、非同期インタフェース部４０およびＰＷＭ部５０から構成される。

ＰＬＬ部１０は、外部から供給される低速クロックＣＫ_Ａに基づき高速クロックＣＫ_Ｂを発生してタイミング発生部２０、ΔΣ変調器３０および非同期インタフェース部４０に供給する。ＰＬＬ部１０が発生する高速クロックＣＫ_Ｂは、低速クロックＣＫ_Ａより高い周波数を有していれば、両クロック（ＣＫ_Ａ、ＣＫ_Ｂ）の周波数は整数比の関係を維持する必要はなく非整数比の関係で良い。

タイミング発生部２０は、低速クロックＣＫ_Ａと高速クロックＣＫ_Ｂとに応じて信号ｆｓ_ｓｔａｒｔ_ｅｎａおよび信号ｓｇ_ｓｔａｒｔ_ｅｎａを発生する他、ΔΣ変調器３０の信号処理完了に対応して信号ｓｇ_ｃｏｍｐ_ｅｎａを発生する。タイミング発生部２０は、図２に図示するように、カウンタ２１、多入力ＡＮＤゲート２２、フリップフロップ回路２３〜２５およびＡＮＤゲート２６から構成される。

多入力ＡＮＤゲート２２は、低速クロックＣＫ_Ａをカウントするカウンタ２１の各ビットが全て「１（又はＨ）」となった場合、すなわち１サンプル当たりの処理期間としてアサインされるタイムスロット（１ｆｓ）開始毎に信号ｆｓ_ｓｔａｒｔ_ｅｎａを発生する。なお、タイムスロット開始時点は、図７に図示するように、信号ｆｓ_ｓｔａｒｔ_ｅｎａの立ち下がりとなり、こうした信号ｆｓ_ｓｔａｒｔ_ｅｎａは、非同期インタフェース部４０の結果バッファＢ４２（後述する）に供給されると共に、次段のフリップフロップ回路２３に入力される。

３段シフトレジスタとして機能するフリップフロップ回路２３〜２５は、図７に図示するように、高速クロックＣＫ_Ｂに同期して信号ｆｓ_ｓｔａｒｔ_ｅｎａを順次次段側へシフト出力する。ＡＮＤゲート２６は、反転入力端への入力（２段目のフリップフロップ回路２４の出力）が「０（又はＬ）」で、非反転入力端への入力（３段目のフリップフロップ回路２５の出力）が「１（又はＨ）」の場合に、信号ｓｇ_ｓｔａｒｔ_ｅｎａを発生してΔΣ変調器３０に供給する。信号ｓｇ_ｓｔａｒｔ_ｅｎａは、図７に図示するように、立ち下がりのタイミングでΔΣ変調処理の開始を表す。

ΔΣ変調器３０は、タイミング発生器２０から供給される信号ｓｇ_ｓｔａｒｔ_ｅｎａに応じて、入力信号ｘを３次ΔΣ変調符号化してΔΣ変調出力ｙを発生する。ΔΣ変調器３０は、図３に図示するように、加算器３０ａ〜３０ｃ、積分器３１ａ〜３１ｃ、乗算器３２ａ〜３２ｃ、遅延器３３ａ〜３３ｂおよび量子化器３４から構成される。

上記構成において、乗算器３２ａ〜３２ｃの係数をそれぞれ「ｋ０」、「ａ０」、「ｋ１」とした場合、ΔΣ変調出力ｙに重畳される量子化器３４の量子化ノイズｅは、次式［１］〜［３］で表現でき、その特性の一例を図４に図示する。なお、図４に図示するノイズシェーパ特性において縦軸はｄＢ、横軸は角速度を表す。
量子化ノイズｅ＝Ａ／Ｂ …［１］ここで、Ａ＝（−１＋ｚ-1）（−１＋２ｚ-1＋ａ０ｋ１ｚ-1−ｚ-2）…［２］、Ｂ＝１−２ｚ-1＋ｋ０ｚ-1−ａ０ｋ１ｚ-1＋ｋ０ｋ１ｚ-1＋ｚ-2−ｋ０ｚ-2 …［３］

非同期インタフェース部４０は、高速クロックＣＫ_Ｂに同期してΔΣ変調器３０のΔΣ変調出力を、低速クロックＣＫ_Ａに乗せ換えて次段のＰＷＭ部５０に供給する。非同期インタフェース部４０は、図５に図示するように、高速クロックＣＫ_Ｂに従って動作する結果バッファＡ４１と、低速クロックＣＫ_Ａに従って動作する結果バッファＢ４２とを備える。

図７に図示するように、結果バッファＡ４１では、ΔΣ変調器３０の信号処理完了を表す信号ｓｇ_ｃｏｍｐ_ｅｎａの立ち下がり時点でΔΣ変調出力を保持し、一方、結果バッファＢ４２では、上述したタイミング発生部２０から供給される信号ｆｓ_ｓｔａｒｔ_ｅｎａの立ち下がり時点（次タイムスロット開始時）で結果バッファＡ４１の値を読み出して次タイムスロット期間中保持する。

ＰＷＭ部５０は、非同期インタフェース部４０の結果バッファＢ４２に格納されるΔΣ変調出力を低速クロックＣＫ_Ａに従ってパルス幅変調して出力する。ＰＷＭ部５０では、ΔΣ変調器３０の出力が例えば「０」〜「４」の５値をとる場合、低速クロックＣＫ_Ａに従って図６に図示するパルス幅データを発生する。すなわち、タイムスロットが８クロック分の低速クロックＣＫ_Ａから形成される場合にΔΣ変調器３０の出力値が「０（又はＬ）」であると、８クロック全てが「０」のパルス幅データを発生する。また、ΔΣ変調器３０の出力値が「１」であると、８クロック中の中央２クロック分が「１（又はＨ）」となるパルス幅データを発生する。以後、ΔΣ変調器３０の出力値が「２」、「３」および「４」の各場合には、８クロック中の中央４クロック分、中央６クロック分および全クロックがそれぞれ「１（又はＨ）」となるパルス幅データを発生する。

次に、図８を参照して、上記構成による実施形態の動作を説明する。図８は実施形態の概略動作を示すタイミングチャートである。図８に図示するように、ΔΣ変調器３０は、１サンプル当たりの処理期間としてアサインされるタイムスロット（１ｆｓ）内においてアイドル区間を有してΔΣ変調処理を完遂する。ΔΣ変調処理は、前述したように高速クロックＣＫ_Ｂで動作する為、ジッタや非同期クロック同士の時間差があり、これによりΔΣ変調出力タイミングに時間的なブレが生じる。

そこで、このブレの生じる期間において、非同期インタフェース部４０が高速クロックＣＫ_Ｂに同期するΔΣ変調出力を低速クロックＣＫ_Ａに乗せ換えて次段のＰＷＭ部５０に供給する。すなわち、ブレの生じる期間内にΔΣ変調出力を非同期インタフェース部４０の結果バッファＡ４１にストアした後、ΔΣ変調器３０のアイドル区間において結果バッファＡ４１の内容をブレが生じない次タイムスロット開始時に結果バッファＢ４２へ転送する。ＰＷＭ部５０は、低速クロックＣＫ_Ａに従って結果バッファＢ４２に格納されるΔΣ変調出力をパルス幅変調して出力するので、ジッタの影響を受けない。

以上のように、本実施の形態では、高速クロックＣＫ_Ｂに同期したΔΣ変調出力タイミングでΔΣ変調出力を非同期インタフェース部４０の結果バッファＡ４１に一時記憶させた後、ΔΣ変調器３０のアイドル区間内でジッタや非同期クロック同士の時間差が生じない次タイムスロット開始時に結果バッファＡ４１の内容を結果バッファＢ４２へ転送し、この結果バッファＢ４２に格納されるΔΣ変調出力を、ジッタの無い低速クロックＣＫ_Ａに従ってパルス幅変調して出力する。

したがって、従来のように、高速クロックＣＫ_Ｂと低速クロックＣＫ_Ａとを整数倍の関係にする必要がなく、高速クロックＣＫ_Ｂが低速クロックＣＫ_Ａより高い周波数を有していれば、両クロック（ＣＫ_Ａ、ＣＫ_Ｂ）は非整数倍の関係で良い上、クロック同期する構成も不要になる結果、例えばＡＳＩＣ（特定用途向けＩＣ）やＦＰＧＡ（ゲートアレイ）等の上位システムに容易に搭載でき、しかも装置構成の複雑化を招致せずにジッタの影響を回避することが可能になっている。

なお、ＰＬＬ部１０が発生する高速クロックＣＫ_Ｂの周波数は、ジッタや非同期クロック同士の時間差を考慮し、かつΔΣ変調器３０が１タイムスロット中に十分なアイドル区間を確保し得るように設定する。また、ＳＳＣＧ（周波数変調機能付きクロック発生回路）を用いて周波数変調された高速クロックＣＫ_Ｂを発生させる態様では、タイムスロット中に十分なアイドル区間を確保できるようにモジュレーションレートを設定する必要もある。

なお、上述した実施形態では、ＰＬＬ部１０を備えたＤ／Ａ変換装置について言及したが、本発明の要旨は、図９に図示する変形例のように、ＰＬＬ部１０を備えず、外部から供給される高速クロックＣＫ_Ｂおよび低速クロックＣＫ_Ａに基づき動作するＤ／Ａ変換装置１００であっても勿論適用可能であることは言うまでもない。すなわち、図１０に図示するように、本発明によるＤ／Ａ変換装置１００を、マイコンもしくはＤＳＰ等の上位システム２００に適用する場合には、ＰＬＬ部３００により低速クロックＣＫ_Ａから高速クロックＣＫ_Ｂを発生させ、この高速クロックＣＫ_Ｂを上位システム２００に供給すると共に、Ｄ／Ａ変換装置１００に低速クロックＣＫ_Ａおよび高速クロックＣＫ_Ｂを供給する形態となる。

本発明の実施の一形態の全体構成を示すブロック図である。タイミング発生部２０の構成を示すブロック図である。 ΔΣ変調器３０の構成を示すブロック図である。 ΔΣ変調器３０における量子化ノイズｅの周波数特性を示すグラフである。非同期インタフェース部４０の構成を示すブロック図である。ＰＷＭ部５０の動作を説明するための図である。タイミング発生部２０および非同期インタフェース部４０の動作タイミングを示すタイミングチャートである。実施形態の動作を説明する為のタイミングチャートである。変形例によるＤ／Ａ変換装置の構成を示すブロック図である。変形例によるＤ／Ａ変換装置が適用されるシステムの概略構成を示すブロック図である。

符号の説明

１０ＰＬＬ部
２０タイミング発生部
３０ ΔΣ変調器
４０非同期インタフェース部
５０ＰＷＭ部

Claims

第１のクロックに従って入力信号をΔΣ変調してΔΣ変調出力を発生するΔΣ変調手段と、
前記第１のクロックと、当該第１のクロックとは非同期の第２のクロックとに基づき、前記ΔΣ変調手段の１サンプル当たりの処理期間として割り当てられるタイムスロットの開始を表す開始信号および前記ΔΣ変調手段のΔΣ変調処理の完了を表す完了信号を発生するタイミング発生手段と、
前記タイミング発生手段が発生する開始信号および完了信号に従い、前記ΔΣ変調手段から前記第１のクロックに同期して出力されるΔΣ変調出力を、前記第２のクロックに同期した出力信号に変換する出力変換手段と
を具備することを特徴とするＤ／Ａ変換装置。
前記出力変換手段は、
前記タイミング発生手段が発生する完了信号に応じて、前記ΔΣ変調手段から出力されるΔΣ変調出力を記憶する第１のバッファ手段と、
前記タイミング発生手段が発生する次タイムスロットの開始を表す開始信号に応じて、前記第１のバッファ手段に記憶された前タイムスロットのΔΣ変調出力を読み出して記憶する第２のバッファ手段と、
前記第２のバッファ手段に記憶される前タイムスロットのΔΣ変調出力を、前記第２のクロックに同期してパルス幅変調を施して出力信号を発生するパルス幅変調手段と
を備えることを特徴とする請求項１記載のＤ／Ａ変換装置。
前記第１のクロックは、前記第２のクロックより高速であることを特徴とする請求項１記載のＤ／Ａ変換装置。
前記第１のバッファ手段は、前記第１のクロックで動作し、前記第２のバッファ手段は、前記第２のクロックで動作することを特徴とする請求項２記載のＤ／Ａ変換装置。