JP7078842B2 - 送信装置、受信装置、クロック転送方法およびプログラム - Google Patents

Description

本発明は、送信装置、受信装置、クロック転送方法およびプログラムに関する。

近年、バイポーラトランジスタや電界効果トランジスタ等の電子部品の性能向上により、ＬＳＩ（Large Scale Integration Circuit）やＡＳＩＣ（Application Specific Integrated Circuit）等の半導体デバイスの開発が著しく進展している。

また、半導体デバイスの動作では、送受信間で同期を取りながら通信を行うことが多い。この場合、データや制御信号の他に、同期を取るためのタイミング信号であるクロック信号が転送される。

従来技術として例えば、基準クロック信号にもとづいて周期の異なる複数種のクロック信号を含む多重クロック信号を生成し、基準クロック信号と多重クロック信号をモジュールへ分配する技術が提案されている。

特開２０１０－１４７９９０号公報

通信インタフェースでは、データや制御信号に対して基準クロック信号を併走させて対向側へ転送するクロック併走方式が広く用いられている。クロック併走方式では、データ動作速度の高速化に伴って併走クロックの周波数を上げることになる。

しかし、基準クロック信号を高速化して併走させることは、シグナルインテグリティの低下を生じさせ、またセットアップ・タイムやホールド・タイムに大きく影響を与えることになり、半導体デバイスの誤動作や性能劣化をもたらしてしまう。

１つの側面では、本発明は、クロック信号の転送効率の向上を図った送信装置、受信装置、クロック転送方法およびプログラムを提供することを目的とする。

上記課題を解決するために、対向装置へクロック送信を行う送信装置が提供される。送信装置は、サンプリング部、圧縮部および送信部を備える。サンプリング部は、基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成する。圧縮部は、クロック周期性にもとづき第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、クロック周期性にもとづき第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成する。送信部は、第１の圧縮情報と、第２の圧縮情報とを時分割多重して生成した多重信号に多重信号の先頭を示す同期信号を付加してシリアル信号を生成して送信する。

また、上記課題を解決するために、受信装置が提供される。受信装置は、受信部、アライメント調整部、分離部、復元部、補完部および再生部を備える。受信部は、基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換した第１のクロックパラレル信号を圧縮して生成した第１の圧縮情報と、基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換した第２のクロックパラレル信号を圧縮して生成した第２の圧縮情報と、を時分割多重して生成した多重信号に多重信号の先頭を示す同期信号を付与してシリアル信号を生成する送信装置に接続し、送信装置から送信されたシリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成する。アライメント調整部は、同期信号にもとづいてパラレル信号の同期制御を行う。分離部は、パラレル信号から、第１の圧縮情報、第２の圧縮情報および同期信号を分離する。復元部は、第１の圧縮情報にもとづき第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、第２の圧縮情報にもとづき第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成する。補完部は、第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成する。再生部は、波形補完後の第１のクロックパラレル補完信号をパラレル／シリアル変換して第１のクロック信号を再生し、波形補完後の第２のクロックパラレル補完信号をパラレル／シリアル変換して第２のクロック信号を再生する。

さらに、上記課題を解決するために、上記送信装置の制御と上記受信装置の制御を行うクロック転送方法が提供される。
さらにまた、上記課題を解決するために、コンピュータに上記送信装置の制御を実行させるプログラムが提供される。

１側面によれば、クロック信号の転送効率の向上が可能になる。

クロック転送システムの構成の一例を示す図である（送信装置）。 クロック転送システムの構成の一例を示す図である（受信装置）。 クロック転送システムの構成の一例を示す図である（送信部）。 クロック転送システムの構成の一例を示す図である（受信部）。 送信部の動作を説明するためのタイムチャートである。 受信部の動作を説明するためのタイムチャートである。 受信部の動作を説明するためのタイムチャートである。 クロック転送システムの構成の一例を示す図である（送信部）。 クロック転送システムの構成の一例を示す図である（受信部）。 クロックデータの圧縮復元イメージを示す図である。 タイムスロット内のクロックパターンを示す図である。 圧縮動作の一例を示す図である。 圧縮動作の一例を示す図である。 復元部の動作を示すフローチャートである。 クロックデータ復元処理の一例を説明するための図である。 クロック転送システムの構成の一例を示す図である（送信部）。 クロック転送システムの構成の一例を示す図である（受信部）。 誤り訂正符号が付与されたフレームフォーマットの一例を示す図である。 誤り訂正不可の場合の処理の一例を示す図である。 クロック転送装置のコンピュータハードウェア構成の一例を示す図である。

以下、本実施の形態について図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態について図１を用いて説明する。図１、図２はクロック転送システムの構成の一例を示す図である。

クロック転送システム１－１は、送信装置１および受信装置２を備え、送信装置１から受信装置２へクロック転送を行う。クロック転送システム１－１は、例えば、半導体デバイス内のモジュール間のクロック転送や、回路基板間のクロック転送等に適用される。

送信装置１は、サンプリング部１ａ－１、１ａ－２、・・・、１ａ－ｎ、圧縮部１ｂ－１、１ｂ－２、・・・、１ｂ－ｎおよび送信部１ｃを備える。
サンプリング部１ａ－１、１ａ－２、・・・、１ａ－ｎは、送信側基準クロックを用いてクロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎをサンプリングしてシリアル／パラレル変換を行い、クロックパラレル信号ｄ１、ｄ２、・・・、ｄｎを生成する。

圧縮部１ｂ－１、１ｂ－２、・・・、１ｂ－ｎは、クロック周期性にもとづきクロックパラレル信号ｄ１、ｄ２、・・・、ｄｎを圧縮して、圧縮情報ｃ１、ｃ２、・・・、ｃｎを生成する。

送信部１ｃは、少なくとも、圧縮情報ｃ１、ｃ２、・・・、ｃｎと、クロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎのタイムスロットの先頭を示す同期信号ｖとを時分割多重して、クロック多重されたシリアル信号ｓ１を生成して受信装置２へ送信する。

受信装置２は、受信部２ａ、調整部２ｂ（アライメント調整部）、分離部２ｃ、復元部２ｄ－１、２ｄ－２、・・・、２ｄ－ｎ、補完部２ｅ－１、２ｅ－２、・・・、２ｅ－ｎおよび再生部２ｆ－１、２ｆ－２、・・・、２ｆ－ｎを備える。

受信部２ａは、シリアル信号ｓ１を受信し、シリアル信号ｓ１をシリアル／パラレル変換してクロックパラレル信号ｐｓ１を生成する。アライメント調整部２ｂは、同期信号ｖにもとづいてクロックパラレル信号ｐｓ１のアライメント調整（同期制御）を行う。

分離部２ｃは、アライメント調整後のクロックパラレル信号ｐｓ２から、少なくとも、同期信号ｖと圧縮情報ｃ１、ｃ２、・・・、ｃｎとを分離する。
復元部２ｄ－１、２ｄ－２、・・・、２ｄ－ｎは、圧縮情報ｃ１、ｃ２、・・・、ｃｎにもとづき断片的なクロック波形データｅ１、ｅ２、・・・、ｅｎを復元する。

補完部２ｅ－１、２ｅ－２、・・・、２ｅ－ｎは、クロック波形データｅ１、ｅ２、・・・、ｅｎの波形補完を行ってクロックパラレル補完信号ｆ１、ｆ２、・・・、ｆｎを生成する。再生部２ｆ－１、２ｆ－２、・・・、２ｆ－ｎは、受信側基準クロックにもとづき、クロックパラレル補完信号ｆ１、ｆ２、・・・、ｆｎをパラレル／シリアル変換して波形整形をしつつ、クロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎを再生する。

このように、クロック転送システム１－１では、送信装置１は、複数のクロック信号をクロックパラレル信号に変換し、クロック周期性にもとづきクロックパラレル信号を圧縮して圧縮情報を生成する。そして、送信装置１は、同期信号と圧縮情報との重畳信号のシリアル転送を行う。また、受信装置２では、重畳信号を受信した場合、圧縮情報にもとづき、クロック信号の復元、補完および再生を行う。

これにより、クロック転送システム１－１は、高レートの周波数のクロック信号を圧縮して重畳することで、装置間ではより低いビットレートで転送、もしくはより多くのクロック信号を重畳することができ、クロック信号の転送効率の向上を図ることが可能になる。また、基準クロックの併走が不要となる。

［第２の実施の形態］
次に第２の実施の形態について説明する。図３、図４はクロック転送システムの構成の一例を示す図である。クロック転送システム１－２は、送信部１０と受信部２０を備える。

図３の送信部１０は、サンプリング部１１－１、１１－２、・・・、１１－ｎ、アライメントパターン生成部１２、時分割多重タイミング生成部１３、ＭＵＸ（多重）部１４、ＳＥＲＤＥＳ（serializer／deserializer）部１５、逓倍器１６および発振器１７を備える。

図３の送信部１０は、複数のクロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎをパラレルデータに変換し、時分割多重のタイミング信号にもとづき、パラレルデータの重畳を行う。このとき、受信側でタイムスロット（以下、単にスロットと呼ぶ場合がある）の先頭を区別できるようにアライメントパターンを挿入して重畳データを出力する。

重畳データは６４ビット毎の時分割多重構成となっており、スロット毎に各クロック信号ｃｋ１、・・・、ｃｋｎが重畳されている。以下、各構成要素について説明する。
サンプリング部１１－１、１１－２、・・・、１１－ｎは、複数のクロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎと、逓倍器１６から出力されたクロックｃｋｓ（図１の送信側基準クロック）とを受信する。

サンプリング部１１－１、１１－２、・・・、１１－ｎは、クロックｃｋｓにもとづいて、複数のクロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎをサンプリングして、それぞれクロックパラレルデータ（クロックパラレル信号）に変換する。

そして、サンプリング部１１－１、１１－２、・・・、１１－ｎは、クロックパラレルデータをスロット＃１、＃２、・・・、＃ｎ毎にＭＵＸ部１４へ出力する。この例では、１つのサンプリング部から６４ビットのクロックパラレルデータが出力されている。

アライメントパターン生成部１２は、受信部２０の後述のアライメント部２２にパターンマッチングを実行させるためのアライメントパターンの生成を行う。アライメントパターンは、所定長単位でクロックの区切りをつける同期信号の役目を持つマーカーとして使用される。

時分割多重タイミング生成部１３は、ＭＵＸ部１４で時分割多重する際に使用されるタイミング信号ｄｔを生成して出力する。
ＭＵＸ部１４は、アライメントパターン生成部１２が出力するアライメントパターンと、サンプリング部１１－１、１１－２、・・・、１１－ｎが出力するクロックパラレルデータとを受信する。

そして、ＭＵＸ部１４は、時分割多重タイミング生成部１３が出力するタイミング信号ｄｔに合わせて、ＳＥＲＤＥＳ部１５から出力される基準クロックｒｅｆ１を用いて、アライメントパターンと、クロックパラレルデータとの時分割多重を行い、重畳データを生成する。この例では、ＭＵＸ部１４から６４ビットのパラレルの重畳データが出力される。

ＳＥＲＤＥＳ部１５は、発振器１７から発振されるクロックにもとづき、パラレル信号をシリアル転送するための基準クロックｒｅｆ１を生成し、基準クロックｒｅｆ１を逓倍器１６およびＭＵＸ部１４へ送信する。

また、ＳＥＲＤＥＳ部１５は、生成した基準クロックｒｅｆ１を用いて、ＭＵＸ部１４が出力する重畳データをパラレル／シリアル変換し（シリアライザとして機能）、変換後のシリアルデータ（図１のシリアル信号ｓ１）を受信部２０へ送信する。

逓倍器１６は、基準クロックｒｅｆ１をＮ逓倍（この例では６４逓倍）してクロックｃｋｓを生成し、クロックｃｋｓをサンプリング部１１－１、１１－２、・・・、１１－ｎへ出力する。

図４の受信部２０は、ＳＥＲＤＥＳ部２１、アライメント部２２、ＤＭＵＸ（分離）部２３、クロック類推部２４－１、２４－２、・・・、２４－ｎ、逓倍器２５、クロック再生部２６－１、２６－２、・・・、２６－ｎおよびジッタクリーナ２７－１、２７－２、・・・、２７－ｎを備える。

受信部２０は、送信部１０から送信された、クロック信号が多重されたシリアルデータからクロック信号を再生する。以下、各構成要素について説明する。
ＳＥＲＤＥＳ部２１は、基準クロックｒｅｆ２を生成し、基準クロックｒｅｆ２をクロック類推部２４－１、２４－２、・・・、２４－ｎおよび逓倍器２５へ送信する。

また、ＳＥＲＤＥＳ部２１は、送信部１０から出力されたシリアルデータを受信するとパラレル変換を行い（デシリアライザとして機能）、パラレルデータを出力する。
アライメント部２２は、パラレルデータに付与されたアライメントパターンに対して、予め設定済みのアライメントパターンとのマッチングを行い、ワード境界を検出し、ワードアライメントを行う。

ＤＭＵＸ部２３は、ワードアライメントで認識した先頭タイムスロットから、各スロット単位にクロックデータの分離を行う。
クロック類推部２４－１、２４－２、・・・、２４－ｎは、基準クロックｒｅｆ２を用いて、断片的な復元クロックのデータから、クロック波形を類推して補完する。すなわち、クロック類推処理では、ＤＭＵＸ部２３から出力されるクロックデータは歯抜け状態になっているので歯抜けの部分の波形を類推して補完する。

例えば、クロック類推部２４－１、２４－２、・・・、２４－ｎは、ＤＭＵＸ部２３から受け取ったスロット＃１、＃２、・・・、＃ｎ毎のパラレルデータから、周期パターンを特定する。そして、クロック類推部２４－１、２４－２、・・・、２４－ｎは、周期パターンの特定動作を反復することにより、クロックデータのない期間（歯抜け期間）のクロック波形を類推して補完する。

逓倍器２５は、基準クロックｒｅｆ２をＮ逓倍（この例では６４逓倍）してクロックｃｋｒ（図２の受信側基準クロック）を生成し、クロックｃｋｒをクロック再生部２６－１、２６－２、・・・、２６－ｎへ出力する。

クロック再生部２６－１、２６－２、・・・、２６－ｎは、クロックｃｋｒにもとづいて、類推されたクロックデータからクロックを再生し、再生クロックをシリアルデータに変換する。ジッタクリーナ２７－１、２７－２、・・・、２７－ｎは、シリアルデータのジッタ（またはワンダ）除去を行って波形整形を行う。

＜クロック重畳処理＞
図５は送信部の動作を説明するためのタイムチャートである。
〔ステップＳ１１〕サンプリング部１１－１、１１－２、・・・、１１－ｎは、高速クロックｃｋｓを用いて、複数のクロック信号ｃｋ１、ｃｋ２、・・・、ｃｋｎをサンプリングしてシリアル／パラレル変換を行う。

〔ステップＳ１１ａ〕クロック信号ｃｋ１は、サンプリング部１１－１により、６４ビットのクロックパラレルデータｄ１［０］、・・・、ｄ１［６３］に変換される（以下、［０］、・・・、［６３］を［０、６３］と表記する場合がある）。

〔ステップＳ１１ｂ〕クロック信号ｃｋ２は、サンプリング部１１－２により、６４ビットのクロックパラレルデータｄ２［０、６３］に変換される。
〔ステップＳ１１ｃ〕クロック信号ｃｋｎは、サンプリング部１１－ｎにより、６４ビットのクロックパラレルデータｄｎ［０、６３］に変換される。

〔ステップＳ１２〕ＭＵＸ部１４は、時分割多重タイミング生成部１３が生成するタイミング信号ｄｔに合わせて、アライメントパターンと、クロックパラレルデータとを時分割多重して、６４ビットパラレルの重畳データを生成する。

〔ステップＳ１２ａ〕重畳データ［０、６３］の先頭にはアライメントパターンｐｔが挿入される。
〔ステップＳ１２ｂ〕重畳データ［０、６３］のスロット＃１にはクロックパラレルデータｄ１［０、６３］が挿入される。

〔ステップＳ１２ｃ〕重畳データ［０、６３］のスロット＃ｎにはクロックパラレルデータｄｎ［０、６３］が挿入される。
＜クロック再生処理＞
図６、図７は受信部の動作を説明するためのタイムチャートである。

〔ステップＳ２１〕ＳＥＲＤＥＳ部２１は、データ先頭にアライメントパターンｐｔ、スロット＃１にクロック信号ｃｋ１、スロット＃２にクロック信号ｃｋ２、スロット＃３にクロック信号ｃｋ３が多重されたシリアルデータを受信するものとする。

〔ステップＳ２２〕ＳＥＲＤＥＳ部２１は、シリアルデータをパラレルに変換する。
〔ステップＳ２３〕アライメント部２２は、自己のアライメントパターンを有しており、ＳＥＲＤＥＳ部２１でパラレルに変換された信号に付与されているアライメントパターンｐｔとのマッチングを行って、ワード境界を検出し、ワードアライメントを行う。

〔ステップＳ２４ａ〕ＤＭＵＸ部２３は、スロット＃１からクロックパラレルデータｄ１を出力する。
〔ステップＳ２４ｂ〕ＤＭＵＸ部２３は、スロット＃２からクロックパラレルデータｄ２を出力する。

〔ステップＳ２４ｃ〕ＤＭＵＸ部２３は、スロット＃３からクロックパラレルデータｄ３を出力する。
〔ステップＳ２５ａ〕クロック類推部２４－１は、スロット＃１のクロックパラレルデータｄ１を受信してクロック類推および波形補完を行って、クロックパラレルデータｄ１ａを出力する。

〔ステップＳ２５ｂ〕クロック類推部２４－２は、スロット＃２のクロックパラレルデータｄ２を受信してクロック類推および波形補完を行って、クロックパラレルデータｄ２ａを出力する。

〔ステップＳ２５ｃ〕クロック類推部２４－３は、スロット＃３のクロックパラレルデータｄ３を受信してクロック類推および波形補完を行って、クロックパラレルデータｄ３ａを出力する。

〔ステップＳ２６ａ〕クロック再生部２６－１は、スロット＃１のクロックパラレルデータｄ１ａから、シリアルのクロック信号ｃｋ１を再生する。
〔ステップＳ２６ｂ〕クロック再生部２６－２は、スロット＃２のクロックパラレルデータｄ２ａから、シリアルのクロック信号ｃｋ２を再生する。

〔ステップＳ２６ｃ〕クロック再生部２６－３は、スロット＃３のクロックパラレルデータｄ３ａから、シリアルのクロック信号ｃｋ３を再生する。
＜重畳データの圧縮機能を含むクロック転送システム＞
次に重畳データの圧縮処理について説明する。上述のクロック重畳処理時にデータ圧縮を行うことで低消費電力化や伝送効率化を顕著に実現することができる。

図８、図９はクロック転送システムの構成の一例を示す図である。クロック転送システム１－３は、送信部１０ａと受信部２０ａを備える。
図８の送信部１０ａは、サンプリング部１１－１、１１－２、・・・、１１－ｎ、アライメントパターン生成部１２、時分割多重タイミング生成部１３、ＭＵＸ部１４、ＳＥＲＤＥＳ部１５、逓倍器１６、発振器１７および圧縮部１８－１、１８－２、・・・、１８－ｎを備える。

送信部１０ａでは、圧縮部１８－１、１８－２、・・・、１８－ｎの構成要素が追加されている。圧縮部１８－１、１８－２、・・・、１８－ｎは、サンプリング部１１－１、１１－２、・・・、１１－ｎとＭＵＸ部１４との間に配置される。その他の構成は図３と同じである。

図９の受信部２０ａは、ＳＥＲＤＥＳ部２１、アライメント部２２、ＤＭＵＸ部２３、クロック類推部２４－１、２４－２、・・・、２４－ｎ、逓倍器２５、クロック再生部２６－１、２６－２、・・・、２６－ｎ、ジッタクリーナ２７－１、２７－２、・・・、２７－ｎおよび復元部２８－１、２８－２、・・・２８－ｎを備える。

受信部２０ａでは、復元部２８－１、２８－２、・・・、２８－ｎの構成要素が追加されている。復元部２８－１、２８－２、・・・、２８－ｎは、ＤＭＵＸ部２３とクロック類推部２４－１、２４－２、・・・、２４－ｎとの間に配置される。その他の構成は図４と同じである。

上記の圧縮部１８－１、１８－２、・・・、１８－ｎ（総称する場合は圧縮部１８と表記）が、クロックデータの圧縮を行い、復元部２８－１、２８－２、・・・、２８－ｎ（総称する場合は復元部２８と表記）により、圧縮されたクロックデータの復元が行われる。

＜クロックデータの圧縮復元イメージ＞
図１０はクロックデータの圧縮復元イメージを示す図である。圧縮部１８は、１つのタイムスロット内の重畳対象クロックの総エッジ数、最初エッジポイント、最後エッジポイントおよび初期値（電位情報）を特定する。

そして、圧縮部１８は、特定したこれらの圧縮情報をＭＵＸ部１４へ送ることによりクロックデータの圧縮を行う。また、復元部２８は、受信した圧縮情報にもとづきクロック波形を復元する。

ここで、総エッジ数は、１タイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた値である。
最初エッジポイントは、１タイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す。例えば、１タイムスロットが６４ビットサイクルの場合、０から６３ビットのうち最初のエッジが位置するビット値が、最初エッジポイントの値になる。

最後エッジポイントは、１タイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す。例えば、１タイムスロットが６４ビットサイクルの場合、０から６３ビットのうち最後のエッジが位置するビット値が、最後エッジポイントの値になる。また、初期値は、１タイムスロット内のクロックデータの最初の半周期が０（Ｌレベル）なのか１（Ｈレベル）なのかを示す。

〔ステップＳ３１〕圧縮部１８は、受信したクロックデータに対して、テーブルＴａに示すような圧縮情報を生成したとする。テーブルＴａには、１タイムスロット内の総エッジ数が４、最初エッジポイントが１１、最後エッジポイントが５３、初期値が１と示されている。

〔ステップＳ３２〕復元部２８では、テーブルＴａの圧縮情報を受信すると、当該圧縮情報からクロック波形を復元する。まず、復元部２８は、圧縮情報に示される総エッジ数にもとづいてクロックパターンを検出する。

例えば、５つのクロックパターンｐ１、・・・、ｐ５があるとする。クロックパターンｐ１は１タイムスロット内の総エッジ数＝５である。また、クロックパターンｐ２、ｐ３、ｐ４は１タイムスロット内の総エッジ数＝４であり、クロックパターンｐ５は１タイムスロット内の総エッジ数＝３である。

テーブルＴａの圧縮情報により総エッジ数＝４であるから、クロックパターンｐ１、・・・、ｐ５のうち、クロックパターンｐ２、ｐ３、ｐ４が検出される。
〔ステップＳ３３〕復元部２８は、クロックパターンｐ２、ｐ３、ｐ４のうち、圧縮情報に示される最初／最後エッジポイントを持つクロックパターンを検出する。この例では、クロックパターンｐ２の最初エッジポイント＝１１、最後エッジポイント＝５３であったとすると、クロックパターンｐ２が選択されることになる。

〔ステップＳ３４〕復元部２８は、クロックパターンｐ２に対して、圧縮情報に示される初期値にもとづきクロックパターンをさらに特定する。上記までの処理でクロックパターンｐ２が選択されるが、クロックパターンｐ２の反転位相波形の総エッジ数と最初／最後エッジポイント数もテーブルＴａの圧縮情報を満たす。したがって、初期値にもとづいて非反転波形または反転波形のいずれかを選択する。

この例では、圧縮情報の初期値＝１である。したがって、復元部２８は、１タイムスロット内のクロックデータの最初の半周期が１であるクロックパターンｐ２ａの方を選択する。このようにして、復元部２８は、圧縮されたクロックパターンは、クロックパターンｐ２ａであることを特定する。

上記のように、総エッジ数によりクロックデータのおよその周期を割り出すことができ、最初／最後エッジポイントにより正確な周期を割り出すことができる。さらに、タイムスロット内の初期値により位相を割り出すことができる。これにより、受信側では圧縮情報からクロックデータを復元することが可能になる。

＜圧縮動作＞
次に圧縮部１８の動作について図１１、図１２を用いて説明する。図１１はタイムスロット内のクロックパターンを示す図である。１タイムスロット内において総エッジ数が０、１、２の場合のクロックパターンを示している。

クロックパターンＰ１、Ｐ２は、総エッジ数が０であり、互いの位相が反転関係にある波形である。クロックパターンＰ３、Ｐ４は、総エッジ数が１であり、互いの位相が反転関係にある波形である。クロックパターンＰ５、Ｐ６は、総エッジ数が２であり、互いの位相が反転関係にある波形である。

なお、クロックパターン識別において、３エッジ以上の場合は２エッジの場合と同様な方法で識別できるので３エッジ以上の波形についての説明は省略している。
図１２は圧縮動作の一例を示す図である。重畳データが６４ビットの場合の圧縮処理を示している。図１２に示すクロックデータの１タイムスロット（０から６３の６４ビットサイクル）において、立ち上がりエッジ数と立ち下がりエッジ数の和は１３なので総エッジ数＝１３であり、この場合、総エッジ数は４ビットで表現できる。

また、最初エッジポイントは１であり、この場合、最初エッジポイントは１ビットで表現できる。最後エッジポイントは６１であり、この場合、最後エッジポイントは、６ビットで表現できる。初期値は０であり、１ビットで表現できる。よって、圧縮情報は合計１２ビットとなる。すなわち、この例では、６４ビットから１２ビットに圧縮できる。

なお、６４ビットサイクルのタイムスロットにおいて、総エッジ数は最大６ビットで表現できる。また、最初エッジポイントの値と最後エッジポイントの値との和は最大１１ビットで表現できる（_６３Ｃ_２＝１９５３通りなので１１ビットを要する）。さらに、初期値は1ビットで表現できる。

したがって、ＳＥＲＤＥＳによって送信されるクロックデータは、６４ビットから１８ビット以下に圧縮することができ、ＳＥＲＤＥＳ転送の低速化が可能になる。
＜圧縮動作（別パターン）＞
図１３は圧縮動作の一例を示す図である。上記とは異なる別パターンの圧縮動作例を示している。１タイムスロットに２エッジ以上となる周波数の場合で、１タイムスロット内の１つ目の周期に乱れが生じないことを前提とした場合の圧縮動作である。この場合、圧縮情報は、半周期のクロック数、初期値および最初エッジポイントを含む。

半周期のクロック数は、圧縮対象のクロック信号の半周期に含まれる基準クロックの数である。この例では、５となり３ビットで表現できる。また、初期値および最初エッジポイントの内容は上記と同じである。この例では、初期値＝０、最初エッジポイント＝１となり、それぞれ１ビットで表現できる。したがって、この例では、６４ビットから５ビットに圧縮できる。

なお、６４ビットサイクルのタイムスロットにおいて、半周期のクロック数は最大６ビットで表現でき、初期値は１ビットで表現でき、最初エッジポイントは最大５ビットで表現できる。したがって、６４ビットから１２ビット以下に圧縮することができる。

＜復元部の動作＞
図１４は復元部の動作を示すフローチャートである。復元部２８が圧縮情報にもとづくクロック復元を行う際の動作フローを示している。

〔ステップＳ４１〕復元部２８は、１タイムスロット内の総エッジ数が０か否かを判別する。総エッジ数が０の場合、ステップＳ４２へ処理が進み、総エッジ数が０でない場合、ステップＳ４３へ処理が進む。

〔ステップＳ４２〕復元部２８は、初期値にもとづき、図１１に示すクロックパターンＰ１またはクロックパターンＰ２を復元する。
〔ステップＳ４３〕復元部２８は、１タイムスロット内の総エッジ数が１か否かを判別する。総エッジ数が１の場合、ステップＳ４４へ処理が進み、総エッジ数が１でない場合、ステップＳ４５へ処理が進む。

〔ステップＳ４４〕復元部２８は、初期値にもとづき、図１１に示すクロックパターンＰ３またはクロックパターンＰ４を復元する。
〔ステップＳ４５〕復元部２８は、１タイムスロット内の総エッジ数が２か否かを判別する。総エッジ数が２の場合、ステップＳ４６へ処理が進み、総エッジ数が２でない場合、ステップＳ４７へ処理が進む。

〔ステップＳ４６〕復元部２８は、初期値にもとづき、図１１に示すクロックパターンＰ５またはクロックパターンＰ６を復元する。
〔ステップＳ４７〕復元部２８は、総エッジ数が３以上の場合、図１５で後述のクロックデータ復元処理を行う。

図１５はクロックデータ復元処理の一例を説明するための図である。クロック信号の初期値をｙ（反転値をｙＮ）、総エッジ数をｎ、最初エッジポイントをｍ、最後エッジポイントをｋとする。

このとき、１タイムスロット内には、（ｎ／２－０．５）から（ｎ／２＋０．５）の周期がある。また、（ｋ－ｍ）が（ｎ／２－０．５）周期であるため、半周期がｘクロックとすると、ｘは式（１）で表せる。

ｘ＝（ｋ－ｍ）／（ｎ／２－０．５）・・・（１）
よって、１クロック目からｍまでｙとなり、ｍからｘクロック間はｙＮ、ｘクロック後にｙ、・・・を繰り返すことで波形を復元することができる。

＜誤り訂正＞
次に誤り訂正処理について説明する。誤り検出、訂正機能を組み合わせることでクロックデータのエラー耐性を向上させることができる。

図１６、図１７はクロック転送システムの構成の一例を示す図である。クロック転送システム１－４は、送信部１０ｂと受信部２０ｂを備える。
図１６の送信部１０ｂは、サンプリング部１１－１、１１－２、・・・、１１－ｎ、アライメントパターン生成部１２、時分割多重タイミング生成部１３、ＭＵＸ部１４、ＳＥＲＤＥＳ部１５、逓倍器１６、発振器１７、圧縮部１８－１、１８－２、・・・、１８－ｎおよび誤り訂正符号算出部１９を備える。

送信部１０ｂでは、誤り訂正符号算出部１９の構成要素が追加されている。誤り訂正符号算出部１９は、圧縮部１８－１、１８－２、・・・、１８－ｎとＭＵＸ部１４との間に配置される。その他の構成は図８と同じである。

誤り訂正符号算出部１９は、クロック種別ごとの圧縮されたデータに対し、計算を行って誤り訂正符号（ＥＣＣ：Error Correction Code）を算出し、その訂正符号を付加したデータをＭＵＸ部１４へ送る。

図１７の受信部２０ｂは、ＳＥＲＤＥＳ部２１、アライメント部２２、ＤＭＵＸ部２３、クロック類推部２４－１、２４－２、・・・、２４－ｎ、逓倍器２５、クロック再生部２６－１、２６－２、・・・、２６－ｎ、ジッタクリーナ２７－１、２７－２、・・・、２７－ｎ、復元部２８－１、２８－２、・・・、２８－ｎおよび誤り検出訂正部２９を備える。

受信部２０ｂでは、誤り検出訂正部２９の構成要素が追加されている。誤り検出訂正部２９は、ＤＭＵＸ部２３と復元部２８－１、２８－２、・・・、２８－ｎとの間に配置される。その他の構成は図９と同じである。

誤り検出訂正部２９は、ＤＭＵＸ部２３により、スロット毎の重畳データと分離された誤り訂正符号を受け取り、計算を行って重畳データに誤りがないか確認し、誤りを検出した場合は符号にもとづいて訂正を行う。

＜誤り訂正符号が付与されたフレームフォーマット＞
図１８は誤り訂正符号が付与されたフレームフォーマットの一例を示す図である。３タイムスロットの場合のフレームの例を示している。

フレームｆ０は、アライメントパターン、スロット＃１のクロックデータ、スロット＃２のクロックデータ、スロット＃３のクロックデータ、スロット＃１の検査符号（誤り訂正符号）、スロット＃２の検査符号、スロット＃３の検査符号の各フィールドを含む（例えば、検査符号は８ビット）。

１タイムスロットが６４クロックのとき、６４ビットデータに対し８ビットの検査符号が付与されるため、８タイムスロットごとに１タイムスロットを検査符号に割り当てて多重が行われる。また、圧縮を実施する場合は、圧縮後のデータに対し、誤り訂正符号が付与される。

＜誤り訂正不可の場合の処理＞
図１９は誤り訂正不可の場合の処理の一例を示す図である。クロック信号ｃｋ１の区間ｔ１と、クロック信号ｃｋ２の区間ｔ２と、誤り訂正符号との多重が繰り返された重畳データが生成されている。

サイクルＴ１において、誤り検出訂正部２９では、誤り訂正符号にもとづき、クロック信号ｃｋ１、ｃｋ２の誤り訂正を行い、クロック類推部２４でクロック信号ｃｋ１、ｃｋ２が類推されている。

サイクルＴ２において、誤り検出訂正部２９では、誤り訂正符号にもとづき、クロック信号ｃｋ１の誤り訂正が不可であり、クロック信号ｃｋ２の誤り訂正は行えたとする。この場合、クロック類推部は、誤り訂正が不可となったクロック信号ｃｋ１に対しては、前段のクロック信号ｃｋ１の波形を反復し、波形反復区間を類推区間とみなして類推区間を延長する。

＜コンピュータプログラムを用いたクロック転送＞
図２０はクロック転送装置のコンピュータハードウェア構成の一例を示す図である。上述したクロック転送制御を、コンピュータを用いて実施する場合の構成例を示している。クロック転送装置１Ａは、送信側の機能および受信側の機能の双方を備え、プロセッサ１００によって装置全体が制御されている。すなわち、プロセッサ１００は、クロック転送装置１Ａの送信側および受信側の制御部として機能する。

プロセッサ１００には、バス１０３を介して、メモリ１０１および複数の周辺機器が接続されている。プロセッサ１００は、マルチプロセッサであってもよい。プロセッサ１００は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣまたはＰＬＤ（Programmable Logic Device）である。またプロセッサ１００は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

メモリ１０１は、クロック転送装置１Ａの主記憶装置として使用される。メモリ１０１には、プロセッサ１００に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、メモリ１０１には、プロセッサ１００による処理に要する各種データが格納される。

また、メモリ１０１は、クロック転送装置１Ａの補助記憶装置としても使用され、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。メモリ１０１は、補助記憶装置として、フラッシュメモリやＳＳＤ（Solid State Drive）等の半導体記憶装置やＨＤＤ（Hard Disk Drive）等の磁気記録媒体を含んでもよい。

バス１０３に接続されている周辺機器としては、入出力インタフェース１０２およびネットワークインタフェース１０４がある。入出力インタフェース１０２は、プロセッサ１００からの命令にしたがってクロック転送装置１Ａの状態を表示する表示装置として機能するモニタ（例えば、ＬＥＤ（Light Emitting Diode）やＬＣＤ（Liquid Crystal Display）等）が接続されている。

また、入出力インタフェース１０２は、キーボードやマウス等の情報入力装置を接続可能であって、情報入力装置から送られてくる信号をプロセッサ１００に送信する。
さらにまた、入出力インタフェース１０２は、周辺機器を接続するための通信インタフェースとしても機能する。例えば、入出力インタフェース１０２は、レーザ光等を利用して、光ディスクに記録されたデータの読み取りを行う光学ドライブ装置を接続することができる。光ディスクには、Ｂｌｕ－ｒａｙＤｉｓｃ（登録商標）、ＣＤ－ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ－Ｒ（Recordable）／ＲＷ（Rewritable）等がある。

また、入出力インタフェース１０２は、メモリ装置やメモリリーダライタを接続することができる。メモリ装置は、入出力インタフェース１０２との通信機能を搭載した記録媒体である。メモリリーダライタは、メモリカードへのデータの書き込み、またはメモリカードからのデータの読み出しを行う装置である。メモリカードは、カード型の記録媒体である。

ネットワークインタフェース１０４は、ネットワークとのインタフェース制御を行い、例えば、ＮＩＣ（Network Interface Card）、無線ＬＡＮ（Local Area Network）カード等が使用できる。ネットワークインタフェース１０４で受信されたデータは、メモリ１０１やプロセッサ１００に出力される。

以上のようなハードウェア構成によって、クロック転送装置１Ａの処理機能を実現することができる。例えば、クロック転送装置１Ａは、プロセッサ１００がそれぞれ所定のプログラムを実行することで本発明の制御を行うことができる。

クロック転送装置１Ａは、例えば、コンピュータで読み取り可能な記録媒体に記録されたプログラムを実行することにより、本発明の処理機能を実現する。クロック転送装置１Ａに実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。

例えば、クロック転送装置１Ａに実行させるプログラムを補助記憶装置に格納しておくことができる。プロセッサ１００は、補助記憶装置内のプログラムの少なくとも一部を主記憶装置にロードし、プログラムを実行する。

また、光ディスク、メモリ装置、メモリカード等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えば、プロセッサ１００からの制御により、補助記憶装置にインストールされた後、実行可能となる。またプロセッサ１００が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

上記で説明した本発明のクロック転送装置１Ａの処理機能は、コンピュータによって実現することができる。この場合、クロック転送装置１Ａが有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。

処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等がある。磁気記憶装置には、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープ等がある。光ディスクには、ＣＤ－ＲＯＭ／ＲＷ等がある。光磁気記録媒体には、ＭＯ（Magneto Optical disk）等がある。

プログラムを流通させる場合、例えば、そのプログラムが記録されたＣＤ－ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。

また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。また、上記の処理機能の少なくとも一部を、ＤＳＰ、ＡＳＩＣ、ＰＬＤ等の電子回路で実現することもできる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

（付記１） 対向装置へクロック送信を行う送信装置において、
基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成するサンプリング部と、
クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成する圧縮部と、
前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付加してシリアル信号を生成して送信する送信部と、
を有する送信装置。

（付記２） 前記第１の圧縮情報は、前記第１のクロック信号の第１のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第１のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第１のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第１のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とを含み、
前記第２の圧縮情報は、前記第２のクロック信号の第２のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第２のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第２のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第２のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とを含む、
付記１記載の送信装置。

（付記３） 前記第１の圧縮情報にもとづいて第１の誤り訂正符号を算出し、前記第２の圧縮情報にもとづいて第２の誤り訂正符号を算出する誤り訂正符号算出部をさらに備え、
前記送信部は、前記第１の圧縮情報、前記第２の圧縮情報、前記同期信号、前記第１の誤り訂正符号および前記第２の誤り訂正符合を時分割多重して前記シリアル信号を生成する付記１記載の送信装置。

（付記４） 基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換した第１のクロックパラレル信号を圧縮して生成した第１の圧縮情報と、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換した第２のクロックパラレル信号を圧縮して生成した第２の圧縮情報と、を時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成する送信装置に接続し、前記送信装置から送信された前記シリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成する受信部と、
前記同期信号にもとづいて前記パラレル信号の同期制御を行うアライメント調整部と、
前記パラレル信号から、前記第１の圧縮情報、前記第２の圧縮情報および前記同期信号を分離する分離部と、
前記第１の圧縮情報にもとづき前記第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、前記第２の圧縮情報にもとづき前記第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成する復元部と、
前記第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、前記第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成する補完部と、
波形補完後の前記第１のクロックパラレル補完信号をパラレル／シリアル変換して前記第１のクロック信号を再生し、波形補完後の前記第２のクロックパラレル補完信号をパラレル／シリアル変換して前記第２のクロック信号を再生する再生部と、
を有する受信装置。

（付記５） 前記第１の圧縮情報には、前記第１のクロック信号の第１のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第１のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第１のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第１のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とが含まれ、
前記第２の圧縮情報には、前記第２のクロック信号の第２のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第２のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第２のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第２のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とが含まれ、
前記復元部は、
前記第１の圧縮情報のうちの、前記総エッジ数、前記最初エッジポイントおよび前記最後エッジポイントにもとづいて前記第１のタイムスロットの周期を検出し、前記第１の圧縮情報のうちの前記電位情報にもとづいて前記第１のタイムスロットの位相を検出し、
前記第２の圧縮情報のうちの、前記総エッジ数、前記最初エッジポイントおよび前記最後エッジポイントにもとづいて前記第２のタイムスロットの周期を検出し、前記第２の圧縮情報のうちの前記電位情報にもとづいて前記第２のタイムスロットの位相を検出する、
付記４記載の受信装置。

（付記６） 誤り検出訂正部をさらに備え、
前記分離部は、前記第１の圧縮情報にもとづき生成された第１の誤り訂正符号と、前記第２の圧縮情報にもとづき生成された第２の誤り訂正符号とが前記シリアル信号に多重されている場合、前記第１の圧縮情報、前記第２の圧縮情報、前記同期信号、前記第１の誤り訂正符号および前記第２の誤り訂正符号を分離し、
前記誤り検出訂正部は、前記第１の誤り訂正符号にもとづき前記第１の圧縮情報の誤り検出を行って誤り訂正を行い、前記第２の誤り訂正符号にもとづき前記第２の圧縮情報の誤り検出を行って誤り訂正を行う付記４記載の受信装置。

（付記７） 送信装置から受信装置へのクロック転送方法において、
前記送信装置は、
基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成し、
クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成し、
前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成して前記受信装置へ送信し、
前記受信装置は、
前記シリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成し、
前記同期信号にもとづいて前記パラレル信号の同期制御を行い、
前記パラレル信号から、前記第１の圧縮情報、前記第２の圧縮情報および前記同期信号を分離し、
前記第１の圧縮情報にもとづき前記第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、前記第２の圧縮情報にもとづき前記第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成し、
前記第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、前記第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成し、
波形補完後の前記第１のクロックパラレル補完信号をパラレル／シリアル変換して前記第１のクロック信号を再生し、波形補完後の前記第２のクロックパラレル補完信号をパラレル／シリアル変換して前記第２のクロック信号を再生する、
クロック転送方法。

（付記８）
コンピュータに、
基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成し、
クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成し、
前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成して受信装置へ送信する、
処理を実行させるプログラム。

（付記９）
コンピュータに、
基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換した第１のクロックパラレル信号を圧縮して生成した第１の圧縮情報と、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換した第２のクロックパラレル信号を圧縮して生成した第２の圧縮情報と、を時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成する送信装置から送信された前記シリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成し、
前記同期信号にもとづいて前記パラレル信号の同期制御を行い、
前記パラレル信号から、前記第１の圧縮情報、前記第２の圧縮情報および前記同期信号を分離し、
前記第１の圧縮情報にもとづき前記第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、前記第２の圧縮情報にもとづき前記第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成し、
前記第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、前記第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成し、
波形補完後の前記第１のクロックパラレル補完信号をパラレル／シリアル変換して前記第１のクロック信号を再生し、波形補完後の前記第２のクロックパラレル補完信号をパラレル／シリアル変換して前記第２のクロック信号を再生する、
処理を実行させるプログラム。

１－１ クロック転送システム
１ 送信装置
１ａ－１、１ａ－２、・・・、１ａ－ｎ サンプリング部
１ｂ－１、１ｂ－２、・・・、１ｂ－ｎ 圧縮部
１ｃ 送信部
ｃｋ１、ｃｋ２、・・・、ｃｋｎ クロック信号
ｄ１、ｄ２、・・・、ｄｎ クロックパラレル信号
ｃ１、ｃ２、・・・、ｃｎ 圧縮情報
ｖ 同期信号
ｓ１ シリアル信号

Claims (8)

1. 対向装置へクロック送信を行う送信装置において、
   基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成するサンプリング部と、
   クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成する圧縮部と、
   前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付加してシリアル信号を生成して送信する送信部と、
   を有する送信装置。
2. 前記第１の圧縮情報は、前記第１のクロック信号の第１のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第１のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第１のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第１のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とを含み、
   前記第２の圧縮情報は、前記第２のクロック信号の第２のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第２のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第２のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第２のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とを含む、
   請求項１記載の送信装置。
3. 前記第１の圧縮情報にもとづいて第１の誤り訂正符号を算出し、前記第２の圧縮情報にもとづいて第２の誤り訂正符号を算出する誤り訂正符号算出部をさらに備え、
   前記送信部は、前記第１の圧縮情報、前記第２の圧縮情報、前記同期信号、前記第１の誤り訂正符号および前記第２の誤り訂正符号を時分割多重して前記シリアル信号を生成する請求項１記載の送信装置。
4. 基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換した第１のクロックパラレル信号を圧縮して生成した第１の圧縮情報と、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換した第２のクロックパラレル信号を圧縮して生成した第２の圧縮情報と、を時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成する送信装置に接続し、前記送信装置から送信された前記シリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成する受信部と、
   前記同期信号にもとづいて前記パラレル信号の同期制御を行うアライメント調整部と、
   前記パラレル信号から、前記第１の圧縮情報、前記第２の圧縮情報および前記同期信号を分離する分離部と、
   前記第１の圧縮情報にもとづき前記第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、前記第２の圧縮情報にもとづき前記第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成する復元部と、
   前記第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、前記第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成する補完部と、
   波形補完後の前記第１のクロックパラレル補完信号をパラレル／シリアル変換して前記第１のクロック信号を再生し、波形補完後の前記第２のクロックパラレル補完信号をパラレル／シリアル変換して前記第２のクロック信号を再生する再生部と、
   を有する受信装置。
5. 前記第１の圧縮情報には、前記第１のクロック信号の第１のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第１のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第１のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第１のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とが含まれ、
   前記第２の圧縮情報には、前記第２のクロック信号の第２のタイムスロット内の立ち上がりエッジ数および立ち下りエッジ数の両方を合わせた総エッジ数と、前記第２のタイムスロット内で最初に立ち上がるまたは立ち下がるエッジの位置を示す最初エッジポイントと、前記第２のタイムスロット内で最後に立ち上がるまたは立ち下がるエッジの位置を示す最後エッジポイントと、前記第２のタイムスロットの開始信号レベルが低電位か高電位かを示す電位情報とが含まれ、
   前記復元部は、
   前記第１の圧縮情報のうちの、前記総エッジ数、前記最初エッジポイントおよび前記最後エッジポイントにもとづいて前記第１のタイムスロットの周期を検出し、前記第１の圧縮情報のうちの前記電位情報にもとづいて前記第１のタイムスロットの位相を検出し、
   前記第２の圧縮情報のうちの、前記総エッジ数、前記最初エッジポイントおよび前記最後エッジポイントにもとづいて前記第２のタイムスロットの周期を検出し、前記第２の圧縮情報のうちの前記電位情報にもとづいて前記第２のタイムスロットの位相を検出する、
   請求項４記載の受信装置。
6. 誤り検出訂正部をさらに備え、
   前記分離部は、前記第１の圧縮情報にもとづき生成された第１の誤り訂正符号と、前記第２の圧縮情報にもとづき生成された第２の誤り訂正符号とが前記シリアル信号に多重されている場合、前記第１の圧縮情報、前記第２の圧縮情報、前記同期信号、前記第１の誤り訂正符号および前記第２の誤り訂正符号を分離し、
   前記誤り検出訂正部は、前記第１の誤り訂正符号にもとづき前記第１の圧縮情報の誤り検出を行って誤り訂正を行い、前記第２の誤り訂正符号にもとづき前記第２の圧縮情報の誤り検出を行って誤り訂正を行う請求項４記載の受信装置。
7. 送信装置から受信装置へのクロック転送方法において、
   前記送信装置は、
   基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成し、
   クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成し、
   前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成して前記受信装置へ送信し、
   前記受信装置は、
   前記シリアル信号を受信してシリアル／パラレル変換してパラレル信号を生成し、
   前記同期信号にもとづいて前記パラレル信号の同期制御を行い、
   前記パラレル信号から、前記第１の圧縮情報、前記第２の圧縮情報および前記同期信号を分離し、
   前記第１の圧縮情報にもとづき前記第１のクロックパラレル信号のクロック波形を復元した第１のクロック波形データを生成し、前記第２の圧縮情報にもとづき前記第２のクロックパラレル信号のクロック波形を復元した第２のクロック波形データを生成し、
   前記第１のクロック波形データの波形補完を行って第１のクロックパラレル補完信号を生成し、前記第２のクロック波形データの波形補完を行って第２のクロックパラレル補完信号を生成し、
   波形補完後の前記第１のクロックパラレル補完信号をパラレル／シリアル変換して前記第１のクロック信号を再生し、波形補完後の前記第２のクロックパラレル補完信号をパラレル／シリアル変換して前記第２のクロック信号を再生する、
   クロック転送方法。
8. コンピュータに、
   基準クロックを用いてサンプリングした第１のクロック信号をシリアル／パラレル変換して第１のクロックパラレル信号を生成し、前記基準クロックを用いてサンプリングした第２のクロック信号をシリアル／パラレル変換して第２のクロックパラレル信号を生成し、
   クロック周期性にもとづき前記第１のクロックパラレル信号を圧縮して第１の圧縮情報を生成し、前記クロック周期性にもとづき前記第２のクロックパラレル信号を圧縮して第２の圧縮情報を生成し、
   前記第１の圧縮情報と、前記第２の圧縮情報とを時分割多重して生成した多重信号に前記多重信号の先頭を示す同期信号を付与してシリアル信号を生成して受信装置へ送信する、
   処理を実行させるプログラム。

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