JP4263712B2 - トラヒックシェーピング装置、およびトラヒックシェーピング方法 - Google Patents
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Description
以下、従来のトラヒックシェーピング装置の構成について図5を参照しつつ説明する。図5は従来のトラヒックシェーピング装置の構成を示す構成図である。
図5に示すトラヒックシェーピング装置100は、トークン生成部110、フレーム送信制御部120、フレームバッファ130、およびトークンレジスタ140を有している。
トークン生成部110は、入力されるシステムクロック(基準クロックに対応)を分周器111により分周比レジスタ112に設定され記憶されている分周比に分周し、分周したクロックをトリガTRGとしてフレーム送信制御部120へ出力する。
このトークンレートは、
トークンレート=トークンレジスタ値×基準クロックの周波数/分周比
により得られる。
例えば、基準クロックの周波数が40(MHz)で、トークンレジスタ140に設定されている値(トークンレジスタ値:トークン量)が「1」である場合、分周比の値が「1000」のときトークンレートは0.04(Mbyte/sec)であり、分周比の値が「1001」のときトークンレートは0.0399(Mbyte/sec)である。つまり、トークンレートが低い場合には、0.0001(Mbyte/sec)程度の間隔で設定トークンレートを設定することができる。
基準クロックの周波数が40(MHz)で、トークンレジスタ140に設定されている値が「1」である場合、分周比の値が「1」のときトークンレートは40(Mbyte/sec)であり、分周比の値が「2」のときトークンレートは20(Mbyte/sec)であり、20(Mbyte/sec)と40(Mbyte/sec)の間のトークンレートを設定することができない。
そこで、本発明は、トークンレートの設定を密に行うことを可能にするトラヒックシェーピング装置、およびトラヒックシェーピング方法を提供することを目的とする。
また、本発明の本発明の一態様は、上記のトラヒックシェーピング装置において、前記カウンタ手段は、カウンタ値が設定されたカウンタ長に達すると、カウンタ値を初期値にすることを特徴とする。
また、本発明の本発明の一態様は、上記のトラヒックシェーピング方法において、前記カウンタ手順においてカウンタ値が設定されたカウンタ長に達すると、カウンタ値を初期値にすることを特徴とする。
まず、本発明の実施の形態におけるトラヒックシェーピング装置の構成について図1を参照しつつ説明する。図1は本実施の形態のトラヒックシェーピング装置の構成を示す構成図である。
図1に示すトラヒックシェーピング装置1は、トークン生成部2、フレーム送信制御部3、フレームバッファ4、およびトークンレジスタ5を有している。
従来のトークン生成部110は、入力されるシステムクロックCLKを分周比に分周し、分周したクロック(分周クロック)DCLKの全てに対してトリガを生成する。これに対して、本実施の形態のトークン生成部2は、入力されるシステムクロックCLKを分周比に分周し、分周したクロック(分周クロック)の連続した「M+N」(M、Nは整数)個をブロックの単位とし、そのうちの「M」個の分周クロックに対してのみトリガTRGを生成する。
分周器12は、入力されるシステムクロックCLKを、分周比レジスタ11に記憶されている分周比に分周し、分周したクロック(分周クロック)DCLKを、カウンタ14、レジスタ17、およびAND回路18の各々へ出力する。
カウンタ長レジスタ13は、設定されるカウンタ長を記憶するレジスタである。カウンタ長レジスタ13に設定されるカウンタ長は、上記のブロック内の分周クロックDCLKの数から「1」減算した減算値(「M+N−1」)である。
カウンタ14は、分周器12から入力される分周クロックDCLKの立ち上がりエッジに同期して、カウンタ長レジスタ13に設定されているカウンタ長の値までカウンタ値を「1」カウントアップしていく。そして、カウンタ14は、カウンタ値がカウンタ長の値である場合に入力される分周クロックDCLKの立ち上がりエッジに同期して、カウンタ値を初期値の「0」に戻す。カウンタ14は、カウンタ値を比較器16へ出力する。
比較器16は、カウンタ14から入力されるカウンタ値とカウンタ値レジスタ15から入力される比較値とを比較する。比較器16はカウンタ値が比較値未満の場合には「1」(ハイレベル)の信号を生成してレジスタ17へ出力し、カウンタ値が比較値以上の場合には「0」(ローレベル)の信号を生成してレジスタ17へ出力する。なお、以下において、比較器16が生成して出力する信号を比較器出力信号という。
AND回路18は、分周器12から入力される分周クロックDCLKとレジスタ17から入力されるレジスタ出力信号とをAND(論理積)してトリガTRGを生成する。AND回路18は、生成したトリガTRGに基づくトリガ信号をフレーム送信制御部3へ供給する。
フレームバッファ4は、フレーム送信制御部3に対してパケットサイズを含む送信要求を出力し、フレーム送信制御部3から送信許可信号が入力されるとパケットの送信を行う。
トークンレジスタ5は、設定されるトークン量(トリガにより加算していく値)を記憶するレジスタである。そして、トークンレジスタ値から送信フレーム長減算する。
分周器12は、入力されるシステムクロックを分周比レジスタ11に記憶されている分周比に分周し、分周したクロック(分周クロック)DCLKを出力する。
トークン生成部2に分周クロックDCLKが入力される前、比較器16から出力されている比較器出力信号は「0」であり、レジスタ17から出力されているレジスタ出力信号は「0」である。
レジスタ17は、入力される分周クロックdclk0の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較出力信号の値「1」を記憶し、「1」のレジスタ出力信号を出力する。
AND回路18は、分周器12から入力される分周クロックdclk0とレジスタ17から入力される分周クロックdclk0の立ち下がりエッジまでは「0」のレジスタ出力信号とをAND(論理積)する。このとき、AND回路18が出力する出力信号(トリガ信号)は「0」(ローレベル)であり、トリガが出力されない。
レジスタ17は、入力される分周クロックdclk1の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「1」を記憶し、「1」のレジスタ出力信号を出力し続ける。
AND回路18は、分周器12から入力される分周クロックdclk1とレジスタ17から入力される「1」のレジスタ出力信号とをAND(論理積)し、分周クロックdclk1に対応したトリガtrg1を出力する。
レジスタ17は、入力される分周クロックdclk2〜dclk4の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「1」を記憶し、「1」のレジスタ出力信号を出力し続ける。
AND回路18は、分周器12から入力される分周クロックdclk2〜dclk4とレジスタ17から入力される「1」のレジスタ出力信号とをAND(論理積)し、分周クロックdclk2〜dclk4に対応したトリガtrg2〜trg4を出力する。
レジスタ17は、入力される分周クロックdclk5の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「0」を記憶し、「0」のレジスタ出力信号を出力する。
AND回路18は、分周器12から入力される分周クロックdclk5とレジスタ17から入力される分周クロックdclk5の立ち下がりエッジまでは「1」のレジスタ出力信号とをAND(論理積)し、分周クロックdclk5に対応したトリガtrg5を出力する。
レジスタ17は、入力される分周クロックdclk6の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「0」を記憶し、「0」のレジスタ出力信号を出力し続ける。
AND回路18は、分周器12から入力される分周クロックdclk6とレジスタ17から入力される「0」のレジスタ出力信号とをAND(論理積)する。このとき、AND回路18が出力する出力信号(トリガ信号)は「0」(ローレベル)であり、トリガが出力されない。
レジスタ17は、入力される分周クロックdclk7の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「0」を記憶し、「0」のレジスタ出力信号を出力し続ける。
AND回路18は、分周器12から入力される分周クロックdclk7とレジスタ17から入力される「0」のレジスタ出力信号とをAND(論理積)する。このとき、AND回路18が出力する出力信号(トリガ信号)は「0」(ローレベル)であり、トリガが出力されない。
レジスタ17は、入力される分周クロックdclk8の立ち下がりエッジに同期して、その時点で比較器16から入力されている比較器出力信号の値「1」を記憶し、「1」のレジスタ出力信号を出力する。
AND回路18は、分周器12から入力される分周クロックdclk8とレジスタ17から入力される分周クロックdclk8の立ち下がりエッジまでは「0」のレジスタ出力信号とをAND(論理積)する。このとき、AND回路18が出力する出力信号(トリガ信号)は「0」(ローレベル)であり、トリガが出力されない。
以降、同様に、8個の分周クロックDCLK毎に、そのうちの最初の5個の分周クロックDCLKに対してはトリガが生成されて出力され、そのうちの後ろ側の3個の分周クロックDCLKに対してはトリガが生成されない。
トークンレート
=トークンレジスタ値×基準クロックの周波数/分周比×カウンタ値レジスタ/(カウンタ長レジスタ+1)
により得られる。
図3には、トリガ毎にトークンレジスタ140に記憶されているトークン量(トークンレジスタ値)が加算されていく様子が示されており、トークンレジスタ値が1以外の場合には誤差が生じる。この場合の最大誤差は、
最大誤差=(トークンレジスタ値−1)×分周比/(基準クロックの周波数×トークンレジスタ値)
となる。
例えば、基準クロックの周波数を40(MHz)の場合に、送信レートの設定レートを50(Mbit/sec)とすると、分周比を32、トークンレジスタ値を5とすれば、所望の設定レートが得られる。この場合の最大誤差は、0.64(μsec)となる。
また、基準クロックの周波数を40(MHz)の場合に、送信レートの設定レートを51(Mbit/sec)とすると、分周比を320、トークンレジスタ値を51とすれば、所望の設定レートが得られる。この場合の最大誤差は、7.843(μsec)となる。
このように設定レートにより最大誤差が大きく異なる。
最大誤差=T×比較値/(比較値+1)−T×比較値/(カウンタ長+1)−T×(トークンレジスタ値−1)/((カウンタ長+1)×トークンレジスタ値)
ただし、
T=(カウンタ長+1)×分周比/基準クロックの周波数
となる。
例えば、送信レートの設定レートを50(Mbit/sec)とすると、トークンレジスタ値を1(Byte)、基準クロックの周波数を40(MHz)、比較値を5、分周比を4、カウンタ長を8とすれば、所望の設定レートが得られる。この場合の最大誤差は、0.167(μsec)となる。
また、送信レートの設定レートを51(Mbit/sec)とすると、トークンレジスタ値を1(Byte)、基準クロックの周波数を)40(MHz、比較値を51、分周比を4、カウンタ長を64とすれば、所望の設定レートが得られる。この場合の最大誤差は、1.471(μsec)となる。
このように、本実施の形態では、従来の場合に比べて最大誤差の差を小さくすることが可能になる。
例えば、従来の分周クロックの全てに対してトリガを生成する方式と、本実施の形態の分周クロックの一部に対してトリガを生成する方式とを併用し、送信レートの設定レートに応じて両者の方式を選択可能にするようにしてもよい。
Claims (4)
- 基準クロックを設定された分周比に分周する分周手段と、
前記分周手段により分周されたクロックをカウントするカウンタ手段と、
前記カウンタ手段のカウンタ値が設定された比較値以下の場合に前記分周手段により分周されたクロックを出力し、前記カウンタ手段のカウンタ値が前記比較値を超えた場合にクロックを出力しないことによりトリガを生成するトリガ生成手段と、
前記トリガ生成手段によりトリガが生成されると、トークンレジスタに設定され記憶されているトークン量を加算し、加算して得られた累計トークン量が送信要求されたパケットサイズを超えると送信許可信号を出力するフレーム送信制御手段と、
前記フレーム送信手段により送信許可信号が出力されると、格納している前記パケットの送信を行うフレームバッファと、
を備えたことを特徴とするトラヒックシェーピング装置。 - 前記カウンタ手段は、カウンタ値が設定されたカウンタ長に達すると、カウンタ値を初期値にすることを特徴とする請求項1記載のトラヒックシェーピング装置。
- 基準クロックを設定された分周比に分周する分周手順と、
前記分周手順において分周されたクロックをカウントするカウンタ手順と、
前記カウンタ手順においてカウントされたカウンタ値が設定された比較値以下の場合に前記分周手順において分周されたクロックを出力し、前記カウンタ手順においてカウントされたカウンタ値が前記比較値を超えた場合にクロックを出力しないことによりトリガを生成するトリガ生成手順と、
前記トリガ生成手順によりトリガが生成されると、トークンレジスタに設定され記憶されているトークン量を加算し、加算して得られた累計トークン量が送信要求されたパケットサイズを超えると送信許可信号を出力するフレーム送信制御手順と、
前記フレーム送信手順により送信許可信号が出力されると、格納している前記パケットの送信を行う送信手順と、
を備えたことを特徴とするトラヒックシェーピング方法。 - 前記カウンタ手順においてカウンタ値が設定されたカウンタ長に達すると、カウンタ値を初期値にすることを特徴とする請求項3記載のトラヒックシェーピング方法。
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