JPH05218820A

JPH05218820A - 半導体チツプ回路

Info

Publication number: JPH05218820A
Application number: JP4237705A
Authority: JP
Inventors: Roland Bechade; ローランド・ビチエイド; Frank D Ferraiolo; フランク・デビツド・フエライオロ; Bruce A Kauffmann; ブルース・アラン・カウフマン; Ilya I Novof; イリア・イオシフオビツチ・ノボフ; Steven F Oakland; ステイーブン・エフ・オークランド; Kenneth J Shaw; ケネス・ジエームズ・シヨー; Leon Skarshinski; レオン・スカーシンスキー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-09-20
Filing date: 1992-08-13
Publication date: 1993-08-27
Anticipated expiration: 2016-03-07
Also published as: US5272729A; JP3142657B2

Abstract

(57)【要約】【目的】チツプにおいて発生するクロツク待ち時間を低
減又は除去し、かつチツプ間のクロツクスキユーを低減
する。【構成】プロセス独立型デイジタルクロツク信号タイミ
ングネツトワーク１０は入力クロツク信号とほぼ同相で
あり、かつ入力クロツク信号と１周期だけオフセツトし
ているチツプクロツク信号を発生する。このタイミング
ネツトワーク１０はクロツク信号がチツプ上の予め定め
られた内部クロツク回路を通ることによつて生ずる遅延
を決定し、この決定された遅延と同等の遅延量だけ内部
クロツク回路を予めゲートすることにより、当該内部ク
ロツク回路のチツプクロツク信号出力は半導体チツプの
外部クロツク信号入力より１周期だけ遅くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体チツプ回路に関
し、特に集積半導体チツプ回路のタイミング又はクロツ
ク回路について、内部クロツク発生回路によつてチツプ
に生ずるクロツク待ち時間を低減し又は除去するデイジ
タルネツトワークに適して好適なものであり、これによ
つてマルチチツプシステム内の半導体チツプ間のクロツ
クスキユーを低減する。

【０００２】

【従来の技術】ほとんどすべての半導体マイクロプロセ
ツサ論理回路チツプは外部クロツク信号を受ける。この
外部クロツク信号はクロツク発生回路において再整形さ
れるか又は少なくとも論理ツリーにおいてバツフアされ
て当該チツプを横切るように分配される。これらのクロ
ツク発生回路及びバツフア回路により外部クロツクとチ
ツプ上に分配された内部クロツクとの間に遅延が生じて
しまう。この遅延を「クロツク待ち時間」と呼ぶ。クロ
ツク待ち時間はプロセスの変化、温度の変化及び電圧の
変化により大きく変化し得る。外部に発生された水晶オ
シレータ及び半導体チツプの内部回路要素間の全遅延は
数ナノセカンドの大きさである。

【０００３】

【発明が解決しようとする課題】クロツクパスは実現し
得るシステムの全速度に影響を与える制限パスのうちの
１つである。このクロツクパスはゼロでない遅延、従つ
て製造、温度及び電源電圧に関連した公差を有する。ク
ロツクパスがシステム全体の性能を制限する場合、クロ
ツクパスにおける遅延の公差はシステム周期時間ごとに
直接影響を与えることが多い。特にＣＭＯＳプロセスに
おいては幅に公差がある。クロツクパスは最善のケース
と最悪のケースで３倍変化し得、例えば10〔ns〕のクロ
ツクパスは５〔ns〕ないし15〔ns〕まで変化し得る。従
つて設計者はシステムのクロツク速度を低下させること
によつてクロツクのこの不確実性を考慮しなければなら
ない。このことがシステム全体の性能に影響を与える。

【０００４】さらにクロツク待ち時間は所与のシステム
内における半導体チツプ間でかなり変化し得る。例えば
マルチチツプ半導体システムにおけるクロツク待ち時間
は最善のケースから最悪のケースで４〔ns〕ないし10
〔ns〕変化する。チツプのクロツク待ち時間の最悪のケ
ースと最善のケースとにおけるこの差は当該システムの
異なるモジユール間のクツロクスキユーを有する。また
クロツクスキユーはシステムの性能を制限するように動
作する。設計を製造し得るものにするために当該設計は
最終的な製品環境及び製造プロセスに関連した公差を克
服して動作することができなければならない。この設計
がこれらの公差範囲内で動作し得ない場合、製造された
製品が動作するか否かを判別するためにスクリーンを挿
入しなければならない。スクリーニングは歩留まりを低
下させるので最終製品のコストを増大させる。

【０００５】スクリーニングの代わりの方法はシステム
に存在する温度の変化、電源電圧の変化及び製造の変化
を設計が満足するまで製品の性能基準を緩和することで
あり、これは望ましくない方法である。

【０００６】従つてオンチツプクロツクタイミング回路
は半導体チツプ及び半導体システムの性能を改善するの
に必要であり、特に内部クロツクの待ち時間を低減又は
除去し、かつマルチチツプシステムのチツプ間のクロツ
クスキユーを低減するのに望ましい。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１周期だけ入力クロツク信号より
遅いチツプクロツク信号を予め定められた内部クロツク
回路の出力端において発生する半導体チツプ回路におい
て、クロツク信号が予め定められた内部クロツク回路を
通ることによつて生ずる遅延を決定する遅延決定手段１
２と、遅延決定手段１２に応答し、かつ入力クロツク信
号を受けるように結合されて予め定められた内部クロツ
ク回路内の遅延クロツク信号をトリガすることにより、
チツプクロツク信号を内部クロツク回路の出力端におい
て発生し、予め定められた内部クロツク回路内において
トリガされた遅延クロツク信号は、１クロツク周期から
予め定められた内部クロツク回路を介して決められた遅
延とほぼ等しい時間長を引いた分だけ入力クロツク信号
とオフセツトすることにより、内部クロツク回路から発
生されたチツプクロツク信号出力は入力クロツク信号と
ほぼ同相となり、かつ少なくとも１周期だけ入力クロツ
ク信号より遅くなり、これによつて半導体チツプ内部の
クロツク待ち時間を低減するトリガ手段２０とを設ける
ようにする。

【０００８】

【作用】簡単にのべると、本発明は予め定められた内部
クロツク回路の出力端においてチツプクロツク信号を発
生する半導体チツプ回路を有し、このチツプクロツク信
号は外部水晶オシレータが発生したクロツク信号のよう
な入力クロツク信号と同相であり、かつこの入力クロツ
ク信号と１周期だけオフセツトしている。一般的な第１
の特徴は、この半導体チツプ回路はクロツクパルスが予
め定められた内部クロツク回路を通ることによつて生ず
る遅延を識別する遅延決定手段を含んでいることであ
る。この遅延決定手段に結合したトリガ手段は内部クロ
ツク回路内の遅延クロツク信号を初期化することによ
り、内部クロツク回路からのチツプクロツク信号出力は
入力クロツク信号と同相となり、かつ入力クロツク信号
と１周期だけオフセツトする。この遅延クツロク信号は
予め定められた内部クロツク回路内において、入力クロ
ツク信号の周期から予め定められた内部クロツク回路を
介して決められた遅延の時間長を引いた分と等しい時点
でトリガされる。

【０００９】他の実施例において本発明は予め決定され
た遅延をもつ内部クロツク回路を有する集積回路チツプ
のためのデイジタルクロツクタイミングネツトワークを
含んでいる。このデイジタルクロツクタイミングネツト
ワークは入力クロツク信号を受けてここからタイミンイ
グ信号を発生する。このタイミング信号はチツプの内部
クロツク回路を通つてチツプクロツク信号を発生し、こ
のチツプクロツク信号は入力クロツク信号と同相であ
り、かつ１周期だけ当該入力信号とオフセツトしてい
る。デイジタルクロツクタイミングネツトワークは入力
クロツク信号を受けるように結合された入力端を有する
遅延回路を含んでいる。この遅延回路は直列に接続され
た複数の遅延ステージを有し、入力クロツク信号が当該
遅延回路を通ると各遅延ステージが対応する遅延信号を
出力する。複数のパルス発生回路は各パルス発生回路が
遅延回路の遅延信号をそれぞれ１つ受け、かつこの遅延
信号に応答してパルス信号を出力するように結合され
る。各パルス信号はほぼ入力クロツク信号の周期以下の
持続期間を有する。制御ネツトワークは複数のパルス発
生回路のパルス信号出力を入力として受け、かつここか
ら内部クロツク回路への出力としてタイミング信号を発
生するように結合される。タイミング信号は集積回路チ
ツプの内部クロツク回路を介して予め決定された遅延と
ほぼ等しい時間期間以下である入力クロツク信号の周期
を有することにより、内部クロツク回路を入力クロツク
信号が通ると、入力クロツクク信号とほぼ同相でありか
つ入力クロツク信号と１周期だけオフセツトされたチツ
プクロツク信号を発生する。

【００１０】本発明の他の実施例は入力クロツク信号が
予め定められた内部クロツク回路を通つたときに生ずる
クロツク待ち時間を低減してチツプクロツク信号を発生
する集積半導体チツプ回路を含む。この予め定められた
内部クロツク回路はレシーバ及びクロツク出力論理回路
を含む。この集積半導体チツプ回路は予め定められた内
部クロツク回路のレシーバ及びクロツク出力回路間に接
続された可変遅延素子を含む。可変遅延素子は当該可変
遅延素子を介して遅延量を決定する選択信号を受ける制
御入力端を有する。可変遅延素子は入力クロツク信号が
予め定められた内部クロツク回路のレシーバを通つた後
に入力クロツク信号を第１の入力端において受ける。位
相検出回路は可変遅延素子に与えられた入力クロツク信
号及びクロツク出力論理回路のチツプクロツク信号出力
を入力として受けるように結合される。この位相検出回
路は当該入力クロツク及びチツプクロツク信号出力間の
位相差を表す位相差信号を出力する。最後に、制御回路
は位相検出回路と結合して位相差信号を受け、かつここ
から選択信号を発生する。この制御回路は選択信号を可
変遅延素子の制御入力端に与える手段を含む。選択信号
は可変遅延素子を介してクロツク遅延を選択するように
動作することにより、クロツク出力論理回路のチツプク
ロツク信号出力が入力クロツク信号とほぼ同相となり、
かつ１周期だけ入力クロツク信号とオフセツトする。本
発明の各特徴についての多数の新たな回路エンハンスメ
ントについて説明する。

【００１１】要約すると本発明は内部クロツク発生回路
によつてチツプに生じたクロツク待ち時間を低減又は除
去するデイジタルクロツクタイミングネツトワークを含
む。チツプにおけるクロツク待ち時間を低減することに
よつてマルチチツプシステムの半導体チツプ間のクロツ
クスキユーも低減される。クロツクタイミングネツトワ
ークは完全にデイジタルの独立したプロセスであり、ア
ナログ構成要素又は外部構成要素を全く必要としない。
このクロツクタイミングネツトワークは温度、電源電圧
及び又は製造の公差の関数のようなクロツクパスにおけ
る遅延変化を動的に補償する。クロツクタイミングネツ
トワークはゲートアレイデイジタル論理回路において実
行され得、特にＣＭＯＳ技術に有利である。さらにクロ
ツクタイミングネツトワークはクロツク分配ツリーの複
数点において実行され得、一段と低コストの技術を用い
てシステムの性能を改善することができる。

【００１２】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１３】以下の図１〜図１５において同一の符号は
同一又は同様の構成要素を示す。

【００１４】図１は本発明によるクロツク信号待ち時間
除去ネツトワークの一実施例を示す。この実施例におい
てはほぼ一定の周波数を有する外部クロツクが遅延マク
ロ回路１２の入力端に与えられる。遅延マクロ回路１２
は複数の逐次遅延信号を複数のラインを介してパルス発
生回路１４に出力する。各遅延信号は遅延ステージの遅
延量だけ、前に出力された遅延信号から遅延され、複数
のパルス発生回路１４の１つ１つのパルス発生回路に与
えられる。各パルス発生回路は受けた遅延信号に応答し
てパルス信号を出力する。当該パルス信号はライン１５
を介して比較Ｌ１ラツチ回路１６の入力端（また以下に
述べるラツチ制御ネツトワーク２４への入力端）に出力
される。また第１のパルス発生回路１１はライン１７か
らバツフア回路、例えば直列に接続された２つのインバ
ータ１８を介して比較Ｌ１ラツチ回路１６に第１のパル
ス信号を出力する。さらに以下に詳述するように遅延マ
クロ回路１２、パルス発生回路１４及び比較Ｌ１ラツチ
回路１６が関連動作することにより、クロツク信号待ち
時間除去ネツトワーク１０への外部クロツク信号入力の
周波数（又は周期）を連続的に決定する。

【００１５】Ｌ１ラツチ回路の情報は第２群のラツチ回
路、すなわちＬ２ラツチ回路１９に周期ごとに記憶され
る。Ｌ２ラツチ回路１９は受けた外部クロツクの立ち上
がりエツジ後の２〔ns〕又は３〔ns〕にセツトされる。
例えばこのことはパルス発生回路１４の第３のパルス発
生回路１１″の第３のパルス信号出力を遅延回路２３を
介してＬ２ラツチ回路１９内のラツチ回路のクロツク入
力端に与えることによつて達成し得る。以下に述べるよ
うに各Ｌ２ラツチ回路は遅延ラインに沿つた位置にある
Ｌ２ラツチ回路よりもＸステツプ前にあるパルス発生回
路の出力端をゲートする。

【００１６】さらにクロツク信号待ち時間除去ネツトワ
ーク１０はクロツク発生バツフア回路２６に直列に接続
された２出力ラツチ回路２０による分割を含む。クロツ
ク発生バツフア回路２６の出力端において所望の内部ク
ロツク信号を発生するようにトリガされた２出力ラツチ
回路２０は論理マクロ回路２２及び論理マクロ回路２２
に結合されたラツチ回路制御ネツトワーク２４によつて
発生された（ライン２１を介して受けた）制御信号によ
つてクロツクされる。必要であれば２つ又は３つの隣接
するＬ２ラツチ回路を用いてラツチ回路制御ネツトワー
ク２４をゲートしてもよいが、残りのＬ２ラツチ回路を
デイスエーブルして外部クロツクの周波数が遅延ライン
の遅延の半分以下にならないように保護しなければなら
ない。各Ｌ２ラツチ回路はＮ−Ｘ遅延ステツプをゲート
して次のクロツクの発生を予想する。遅延ステツプ数Ｘ
は回路遅延のシミユレーシヨンによつて予め決められて
いる。クロツク発生回路（及び結合されたクロツク受信
回路）の遅延はその内部遅延と同等の遅延ステツプ数Ｘ
だけ速い内部クロツク発生回路をゲートすることによつ
て完全にオフセツトされ得る。ステツプの基本的遅延は
パルス発生回路の内部遅延と完全に合致するのでマルチ
チツプシステムの低速チツプ及び高速チツプ間の待ち時
間の差は最小になる。論理マクロ回路２２はＬ２ラツチ
回路１９の第１のラツチ回路を分離することにより、パ
ルス信号が反復するのを識別するように機能する。この
分離されたラツチ回路（Ｎ）の信号は２出力ラツチ回路
２０のクロツク入力端に転送されるべき制御信号（Ｎ−
Ｘ）をイネーブルする。

【００１７】クロツク信号待ち時間除去ネツトワーク１
０の主要な各回路構成要素について図２〜図８を参照し
て以下に説明する。

【００１８】図２は継続的に外部クロツク信号に応答す
る遅延マロク回路１２及びパルス発生回路１４の一実施
例を示す。遅延マクロ回路１２は直列に接続された複数
の遅延ステージ３０を含み、各遅延ステージは例えば２
つのインバータ３２を含む。（ここで当業者は他の遅延
回路を用いることができることを理解する。）各ステー
ジの第１のインバータの出力端はその第２のインバータ
の入力端に接続されている。これらの遅延ステージが関
連動作することにより、遅延ステージから遅延信号出力
を順次発生する。出力された各遅延信号は遅延マクロ回
路１２における対応する遅延量だけ遅延された外部クロ
ツク信号を含み、その後この遅延信号が出力される。当
該明細書においては第１の遅延ステージと共に、複数の
遅延ステージのうち遅延ステージ（Ｎ）、遅延ステージ
（Ｎ−１）、遅延ステージ（Ｎ−２）及び遅延ステージ
（Ｎ−３）を示す。一般に遅延ステージの時間を低下さ
せてこの遅延ステージに対応する次の回路（以下に述べ
る）と共に遅延ステージ３０の数を増加させることはク
ロツク信号待ち時間除去ネツトワーク１０のクロツク信
号出力のタイミング分解能を改善することになる。

【００１９】また遅延ラインの遅延ステージの遅延クロ
ツク信号出力は複数のパルス発生回路を含むパルス発生
回路１４への入力である。クロツク信号待ち時間除去ネ
ツトワーク１０の各遅延ステージごとに１つのパルス発
生回路を設けるのが好ましい。図示の実施例において各
パルス発生回路は２入力ＮＡＮＤゲート３４を含み、こ
の２入力ＮＡＮＤゲート３４は対応する遅延ステージの
入力端に結合された第１の入力端及び遅延マクロ１２、
例えば１つの遅延ステージ３０と次の遅延ステージの半
分、すなわち１個半分の遅延ステージに結合された第２
の入力端を有する。２入力ＮＡＮＤゲート３４の入力端
に現れるクロツク信号間の遅延は２入力ＮＡＮＤゲート
３４から出力されたパルス信号の幅によつて決定され
る。各ＮＡＮＤゲート３４の出力はインバータ３６を通
る。例えば図３は外部クロツクの波形及びそれに応答し
てパルス発生回路１４から出力されたパルスの一例を示
す。すなわちステージ（０）、ステージ（15）、ステー
ジ（30）、ステージ（45）及びステージ（60）に対応す
るパルス信号である（この図では外部クロツクはステー
ジ（60）において反復している）。図４に示すようにＮ
ＡＮＤゲート３４及びインバータ３６の双方からの信号
はこれに結合した比較Ｌ１ラツチ回路１６に与えられ
る。

【００２０】また比較Ｌ１ラツチ回路１６の比較Ｌ１ラ
ツチ回路ステージ間の接続を図４に詳細に示す。図示の
ように比較Ｌ１ラツチ回路１６は複数の比較Ｌ１ラツチ
回路ステージを含み、図には比較Ｌ１ラツチ回路ステー
ジ（Ｎ−３）から比較Ｌ１ラツチ回路ステージ（Ｎ）だ
けを示す。実際には比較Ｌ１ラツチ回路ステージ４０の
数はパルス発生回路ステージの数以下でもよい（遅延マ
クロ回路１２の遅延ステージの数と等しいのが好まし
い）。これは、比較Ｌ１ラツチ回路が遅延マクロ回路１
２への外部クロツク信号の入力の完全周期に対応するパ
ルス信号を識別する機能を有するからである。例えば遅
延マクロ回路１２の遅延ステージが66個、パルス発生回
路１４のパルス発生回路ステージが66個ある場合、一般
に外部クロツク信号は最初の遅延ステージ数以内（例え
ば最初の10個の遅延ステージ以内）では反復しないと考
えられるので用いる比較Ｌ１ラツチ回路ステージを66個
以下にしてもよい。クロツク信号待ち時間除去ネツトワ
ーク１０は特定のクロツク信号の周波数又はクロツク信
号の特定のレンジの周波数を配慮するように構成され
る。例えば外部クロツク信号が66個のステージをもつネ
ツトワークの44番目のステージにおいて反復を示す場合
と比較して10番目のステージ又はそれ以下のステージに
おいて反復する場合にはネツトワークの切換え精度は明
らかに低下する。従つて後述するように信号の一致につ
いての検査は遅延ステージ１１において開始される（こ
れは最初の比較Ｌ１ラツチ回路ステージ４０を含む）と
考えられる。

【００２１】図示の実施例において各比較Ｌ１ラツチ回
路ステージ４０は３つの入力端、すなわち対応するパル
ス発生回路ステージのパルス信号出力を受けるＡ入力端
（図５と共に以下に述べる比較Ｌ１ラツチ回路ステージ
４０はこの信号をそれぞれのＮＡＮＤゲート３４の出力
端から直接受ける）、パルス発生回路１１（図１）のパ
ルス信号（１）出力を受ける入力端Ｂ及びパルス信号
（Ｎ−３）を受けるリセツト入力端である入力端Ｃを有
する。第１のパルス発生回路ステージ１１（図１）のＮ
ＡＮＤゲート３４のパルス信号は、ダブルインバータバ
ツフア回路３７を通つた後各比較Ｌ１ラツチ回路ステー
ジ４０の入力端Ｂに与えられる。

【００２２】図５は比較Ｌ１ラツチ回路ステージ４０の
好適な実施例を示す。比較Ｌ１ラツチ回路ステージ４０
はその中に対角線が描かれている長方形で示されたＰチ
ヤネル電界効果トランジスタ（ＰＦＥＴ）及びそれに隣
接して配列された制御素子すなわちゲート電極並びに対
角線のない長方形で示されたＮチヤネル電界効果トラン
ジスタ（ＮＦＥＴ）及びそれに隣接して配列された制御
素子すなわちゲート電極をもつ相補型金属酸化物半導体
（ＣＭＯＳ）を含む。

【００２３】この比較Ｌ１ラツチ回路ステージ４０はダ
イナミツクラツチ回路を含み、例えば１〔ＭＨｚ〕又は
それ以上の周波数に最適である。第１のＰＦＥＴＴ₁
のソース「Ｓ」は回路電圧Ｖ_DDに接続され、そのドレイ
ン「Ｄ」は第２のＰＦＥＴＴ₂のソース「Ｓ」に接続さ
れている。ＰＦＥＴＴ₁はパルス発生回路１１から出
力され、比較Ｌ１ラツチ回路ステージ４０の入力端Ｂに
与えられた第１のパルス信号によつてゲート「Ｇ」をゲ
ートされる。またこの第１のパルス信号は例えばライン
４１を介して比較Ｌ１ラツチ回路ステージ４０を通過
し、複数の比較ラツチ回路ステージのうちの次に隣接し
た比較ラツチステージ４０（図４参照）に向かう。ＰＦ
ＥＴＴ₂のドレイン「Ｄ」はコンデンサ「Ｃ₁」の第
１の端子に接続され、その第２の端子は接地に接続され
る。ＰＦＥＴＴ₂はパルス発生回路の対応するステー
ジからの入力端Ａに与えられたパルス信号出力によつて
ゲート「Ｇ」をゲートされる。かくしてコンデンサ「Ｃ
₁」を充電するためには入力端Ａ及び入力端Ｂに与えら
れたパルス信号がＰＦＥＴをそれぞれ同時に作動状態に
しなければならない。このことは外部クロツク信号が反
復し始めた時（例えば図３のステージ（０）とステージ
（60）とにおけるパルス信号を比較）だけに言えること
である。クロツク信号が反復し始めると、パルス信号Ａ
及びパルス信号Ｂ間の遅延ステージ数は外部クロツク信
号の周期（又は周波数）を表わす。入力端Ａ及び入力端
Ｂにおけるパルス信号がオーバーラツプしないとコンデ
ンサ「Ｃ₁」は充電されないままである。

【００２４】最初にこのネツトワークを通過した後、少
なくとも１つの比較Ｌ１ラツチ回路ステージがセツトさ
れなければならない。すなわち外部クロツク信号が反復
されたことを示すものとしてコンデンサ「Ｃ₁」が充電
されなければならない。このネツトワークを介して次の
クロツク周期が到来する前にセツトラツチ回路がリセツ
トされなければならない。特に入力端Ａにおいて次の対
応するパルス信号を考慮する前にコンデンサ「Ｃ₁」は
放電されなければならない。リセツトは比較Ｌ１ラツチ
回路ステージ４０においてコンデンサ「Ｃ₁」と並列に
結合されたＮＦＥＴＴ₃によつてなされる。ＮＦＥＴ
Ｔ₃のドレイン「Ｄ」はコンデンサ「Ｃ₁」の第１の
端子に接続され、そのソース「Ｓ」は接地に接続され
る。図示の実施例において（Ｎ−３）パルス発生回路ス
テージのパルス信号はＮ番目の比較ラツチ回路ステージ
に送出され、特に比較ラツチ回路ステージ４０の入力端
Ｃを介してＮＦＥＴＴ₃のゲート「Ｇ」に送出され
る。「高」レベルの時、このパルス信号はコンデンサを
放電するように動作することにより、比較Ｌ１ラツチ回
路ステージ４０が入力端Ａに与えられたその次の対応す
るパルス信号（すなわちパルス発生回路ステージＮから
の）を考慮する前にクリアされる。

【００２５】注意すべきはＮ番目の比較Ｌ１ラツチ回路
ステージをクリアするために（Ｎ−３）パルス信号（す
なわち入力端Ｃに与えられた信号）を用いることは任意
であるということである。異なるパルス信号がパルス発
生回路ステージＮからかなり離れて発生しない限りこの
異なるパルス信号が選択されて同じように良好に機能し
得、その結果入力クロツク周期が変化しても（例えばＮ
＋１、Ｎ−１）、すなわち一致が当該ネツトワークのス
テージＮに予め置かれたと仮定した場合、当該異なるパ
ルス信号は新しい一致ステージの選択には干渉しない。
コンデンサ「Ｃ₁」の両端の電圧はＬ２ラツチ回路１９
（図４）の対応するＬ２ラツチ回路への比較Ｌ１ラツチ
回路ステージ４０の出力を含む。外部クロツク信号の周
波数に依存する場合、当業者は図５のダイナミツクラツ
チ回路をスタテイツク回路と置き換えることが望ましい
ことを理解できる。

【００２６】図４において各比較Ｌ１ラツチ回路ステー
ジの出力は対応するＬ２ラツチ回路ステージの入力端Ｄ
に与えられる。各比較Ｌ１ラツチ回路ステージ４０ごと
に１つのＬ２ラツチ回路を設けることが望ましい。また
各Ｌ２ラツチ回路ステージ４４の入力端Ｅは第３のパル
ス発生回路１１″のパルス信号出力（２回反転される、
ダブルインバータ３９）を受け、その入力端Ｆは第３の
パルス発生回路１１″のパルス信号出力（１回反転され
る）を受ける。各Ｌ２ラツチ回路ステージ４４の出力は
以下に述べるように論理マクロ回路２２のゼロ検出回路
（ＺＤ）の１つに転送される。

【００２７】Ｌ２ラツチ回路ステージ４４の好適な実施
例を図６に示す。入力端Ｄに与えられた対応するＬ１ラ
ツチ回路ステージの信号はＰＦＥＴＴ₄及びＮＦＥＴ
Ｔ₅を同時にゲートするために用いられ、そのドレイ
ン「Ｄ」は一緒に結合されている。ＰＦＥＴＴ₄及び
ＮＦＥＴＴ₅のドレイン「Ｄ」はコンデンサ「Ｃ₂」
の第１の端子に接続され、その第２の端子は接地に接続
されている。ＰＦＥＴＴ₄のソース「Ｓ」は第２のＰＦ
ＥＴＴ₆のドレイン「Ｄ」に結合され、ＰＦＥＴＴ
₆のソース「Ｓ」は回路電圧Ｖ_DDに接続されている。Ｐ
ＦＥＴＴ₆のゲート「Ｇ」はＬ２ラツチ回路ステージ
４４の入力端Ｆに与えられたパルス信号によつて駆動さ
れる。かくしてコンデンサ「Ｃ₂」を充電するためには
入力端Ｄ及びＦに与えられたパルス信号がそれぞれＰＦ
ＥＴＴ₄及びＰＦＥＴＴ₆を同時に作動状態にしな
ければならない。

【００２８】動作時、外部クロツク信号が当該ネツトワ
ークを介して通過した後、少なくとも１つのＬ１ラツチ
回路ステージ４０がセツトされなければならない。すな
わち外部クロツク信号が反復したことを示すものとして
コンデンサ「Ｃ₁」（図４）が充電されなければならな
い。次の外部クロツク周期の開始時、Ｌ２ラツチ回路１
９の入力端Ｅ及び入力端Ｆがそれぞれ同時にイネーブル
される。Ｌ１ラツチ回路ステージにおけるセツト信号及
びイネーブルされた入力端Ｅ及びＦを用いて、その対応
するＬ２ラツチ回路ステージ４４のコンデンサ「Ｃ₂」
が放電される。これはトランジスタＰＦＥＴＴ₄及び
ＰＦＥＴＴ₆における「高」レベル信号が当該トラン
ジスタＰＦＥＴＴ₄及びＰＦＥＴＴ₆をデイスエー
ブルすると共に、トランジスタＮＦＥＴＴ₅及びＮＦ
ＥＴＴ₇における「高」レベル信号が当該トランジス
タＮＦＥＴＴ₅及びＮＦＥＴＴ₇を作動状態にし、
これによつてコンデンサ「Ｃ₂」を短絡させて接地す
る。かくしてＬ１ラツチ回路ステージにおけるセツト状
態がその対応するＬ２ラツチ回路ステージにおいてリセ
ツトされる。同様にＬ１ラツチ回路ステージにおける非
セツト状態がその対応するＬ２ラツチ回路ステージにお
いてセツトされる。本質的にＬ２ラツチ回路はその対応
するＬ１ラツチ回路ステージによつて保持されて反転さ
れた信号を記憶する。

【００２９】次に図７において論理マクロ回路２２がす
べての比較ラツチ回路ステージ４４の出力（すなわち図
４の「ＺＤ」ライン）を観察し、セツトされた第１の比
較ラツチ回路ステージだけをラツチ回路制御ネツトワー
ク２４にゲートする。例えば遅延マクロが66個の遅延ス
テージを含み、遅延ステージへの外部クロツク信号入力
が20個の遅延ステージの後に反復する場合、Ｌ２ラツチ
回路ステージ（20）、（40）及び（60）がセツトされ
る。論理マロク回路２２はＬ２ラツチステージ（20）だ
けがその出力端、すなわちラツチ回路制御ネツトワーク
２４にゲートされるように構成される。論理マクロ回路
２２への入力端における各ゼロ検出「ＺＤ」回路５０は
例えば対応するＬ２ラツチ回路ステージ（図４及び図
６）から８つの出力信号（すなわち各Ｌ２ラツチ回路ス
テージ４４の出力端におけるコンデンサ「Ｃ₂」の両端
の値）を受けるように構成される。好適な実施例におい
ては各Ｌ２ラツチ回路ステージの出力はゼロ検出ＺＤ回
路５０の入力端に与えられる前に反転されると仮定する
（図示せず）。

【００３０】上述のように遅延ラインの遅延期間は外部
クロツク信号が最初のステージ数以内、例えば最初の10
個のステージ以内で反復しないように好適に選択され
る。従つてこれらのステージに対応する比較Ｌ１ラツチ
回路及びＬ２ラツチ回路は省略され得、ゼロ出力検出
（又はさらに正確には非ゼロ出力検出）が図７に示すよ
うにステージ１１から開始される。ゼロ検出回路５０の
出力信号はそれぞれ反転され、この受けて反転されたＬ
２ラツチ回路ステージの信号の一つが論理「１」レベル
になるときはいつでもゼロ検出回路５０の出力端に論理
「１」レベルが出現し、上述のようにこれは外部クロツ
ク信号の反復を意味している。

【００３１】Ｌ２ラツチ回路ステージ１１〜１８の信号
を受けるゼロ検出「ＺＤ」回路５０の出力はラツチ回路
制御ネツトワーク２４（破線で示す）、特にＬ２ラツチ
回路ステージ１１〜１８のために特別に構成された第１
のネツトワーク２５に直接与えられる（このことは８つ
のＬ２ラツチ回路ステージ内では信号の一致が生じない
と仮定しているということである。これによりこれらの
ステージ間の適正な遅延を確実に選択することができ
る）。またＬ２ラツチ回路ステージ１１〜１８の信号を
受けるゼロ検出回路５０の出力は複数のＮＯＲ回路５
２、５４、５６、５８、６０及び６２に結合されてい
る。ＮＯＲ回路５２、５４、５６、５８、６０及び６２
の出力はそれぞれ対応するラツチ回路制御ネツトワーク
ステージ１９〜２６、２７〜３４、３５〜４２、４３〜
５０、５１〜５８及び５９〜６６のラツチ回路制御ネツ
トワーク２５に接続されている（以下に述べるように各
リセツトネツトワーク２５は８つのＬ２ラツチ回路ステ
ージを任意に受けて処理する。これにより２出力ラツチ
回路２０のトリガ入力端における容量負荷が低減され
る）。

【００３２】他の動作例として第２のゼロ検出回路５０
はＬ２ラツチ回路ステージ１９〜２６の信号を受け、そ
の入力がなにもラツチされない場合には論理「０」レベ
ルの出力を再度転送する。この論理「０」レベルの出力
はインバータ５１を通過した後、対応するＮＯＲゲート
すなわちＮＯＲゲート５２の入力端に与えられる。かく
してＮＯＲゲート５２の１つの入力は論理「１」レベル
であるので、ＮＯＲゲート５２の出力は論理「０」レベ
ルの出力であり、Ｌ２ラツチ回路ステージ１９〜２６に
対するラツチ回路制御ネツトワークはデイスエーブル状
態のままである。逆にＬ２ラツチ回路ステージ１９〜２
６内のラツチ回路がセツトされると、対応するゼロ検出
回路５０の出力は論理「１」レベルの出力となる。この
論理「１」レベルの出力は反転されて論理「０」レベル
がＮＯＲゲート５２の双方の入力端に現れ、その結果Ｎ
ＯＲゲート５２の出力は論理「１」レベルの出力とな
る。またこのことはＬ２ラツチ回路ステージ１１〜１８
にはラツチ回路が全くセツトされていなかつたと考えら
れるということである（第１のゼロ検出回路５０の論理
「１」レベルの出力はＮＯＲゲート５２、５４、５６、
５８、６０及び６２をデイスイネーブル状態にする）。
またＬ２ラツチ回路ステージ１９〜２６に対するゼロ検
出回路５０の出力はＮＯＲゲート５６、５８、６０及び
６２への入力である。ＮＯＲゲート５６、５８、６０及
び６２は、これらのゲートが複数のＬ２ラツチ回路ステ
ージ１９〜２６のうちの少なくとも１つのＬ２ラツチ回
路ステージを受けてからこのゼロ検出回路５０の出力を
受ける。かくしてＬ２ラツチ回路ステージ１９〜２６に
対するゼロ検出回路５０の論理「１」レベルの出力はＮ
ＯＲゲート５６、５８、６０及び６２の動作を介して、
複数のラツチ回路のうちの次にセツトされたいかなるラ
ツチ回路をもデイスイネーブル状態にする。

【００３３】かくして上述の論理回路はセツトされた第
１のラツチ回路を分離するように動作することにより、
入力された外部クロツク信号の反復を指示する。また当
業者は残りのゼロ検出回路５０及びこれらと結合したＮ
ＯＲゲートにも同一の回路及び処理概念が用いられるこ
とを理解できる。

【００３４】ラツチ回路制御ネツトワークステージ２５
はそれぞれほとんど同一であり、従つてただ１つの第１
のラツチ回路制御ネツトワークステージ２５だけを以下
に詳述する。特にＬ２ラツチ回路ステージ１１〜１８に
対するラツチ回路制御ネツトワークの一実施例を図８に
示す。図示のように第１のＮＦＥＴＴ₁₂はＬ２ラツチ
回路ステージ１１〜１８に対する第１のゼロ検出回路５
０（図７）の出力によつてゲート「Ｇ」をゲートされ
る。ＮＦＥＴＴ₁₂のドレイン「Ｄ」は出力ラツチ回路
２０の入力端に接続され、そのソース「Ｓ」は並列に接
続されたＮＦＥＴ対に含まれた８つの第１のＮＦＥＴの
ドレイン「Ｄ」に結合されている。第１の並列ＮＦＥＴ
対の各ソース「Ｓ」は第２のＮＦＥＴ対のドレイン
「Ｄ」に結合されている。第２の並列ＮＦＥＴ対の各ソ
ース「Ｓ」は接地に結合されている。各ＮＦＥＴ対の第
２のＮＦＥＴはそのゲート「Ｇ」においてラツチ回路出
力の１つの出力をＬ２ラツチ回路ステージ１１〜１８の
うちの１つから受ける。各ＮＦＥＴ対の第１のＮＦＥＴ
はそのゲート「Ｇ」において各対の第２のＮＦＥＴに与
えられたラツチ回路出力を有するステージとプレセツト
関係であるパルス発生回路ステージ（図１参照）のパル
ス信号を受ける。例えば第２のＮＦＥＴをゲートするス
テージがステージＮである場合第１のＮＦＥＴはステー
ジＮ−Ｘを受けるように結合され、この場合Ｎはステー
ジ１１〜１８の１つと等しく、Ｘは予め選択された定数
（この場合Ｘ＝５）と等しい。

【００３５】かくして第１のＮＦＥＴ対の第１のＮＦＥ
Ｔはステージ６（すなわちＮ−Ｘ（11−５＝６））のパ
ルス信号によつて駆動される。上述のように各Ｌ２ラツ
チ回路ステージはパルス発生回路からのステツプＮ−Ｘ
をゲートする。例えばパルス番号Ｎが入力パルスと一致
する場合、当該入力パルスの周波数は基本的なステージ
遅延のＮ倍である。ラツチ回路がパルスＮによつてセツ
トされると、このラツチ回路はパルス番号Ｎ−Ｘをゲー
トして出力ラツチ回路をセツトし、その次の時点でパル
スＮ−Ｘが発生される。クロツク待ち時間についての補
償Ｘは全パルス発生回路の回路シミユレーシヨンによつ
て、例えばＳＰＩＣＥのような利用できるシミユレーシ
ヨンプログラムを用いることによつて当業者により特別
に予め決定され得る。パルス発生回路の全遅延が遅延発
生回路の基本遅延によつて分割されてパルス発生回路を
予めゲートするのに必要なステツプ数Ｘを与えることに
より、待ち時間をなくす。

【００３６】同様にステージ１２のＬ２ラツチ回路出力
はステージ７のパルス信号と結合され、ステージ１３の
ラツチ回路出力はステージ８のパルス信号と結合され、
ステージ１４のラツチ回路出力はステージ９のパルス信
号と結合され、ステージ１５のラツチ回路出力はステー
ジ１０のパルス信号と結合され、ステージ１６のラツチ
回路出力はステージ１１のパルス信号と結合され、ステ
ージ１７のラツチ回路出力はステージ１２のパルス信号
と結合され、ステージ１８のラツチ回路出力はステージ
１３のパルス信号と結合される。ネツトワーク２４の各
残りのラツチ回路制御ネツトワークステージ２５は同様
に構成される。しかしながら当業者はラツチ回路制御ネ
ツトワークの機能を達成するために種々の構成を用いて
もよいことを理解する。例えば出力ラツチ回路２０の入
力端における容量負荷を低減する必要がある場合には異
なる番号のステージをグループ化できる。

【００３７】上述のようにラツチ回路制御ネツトワーク
２４は出力ラツチ回路２０をセツトする。このラツチ回
路制御ネツトワークの周囲の制御論理回路はチエーン内
の反復パルスの位置次第でラツチ回路の１グループだけ
をイネーブル状態にする。例えば入力周期が基本ステー
ジ遅延のＮ倍である場合、ラツチ回路はステージＮにお
いてセツトされ、このラツチ回路は例えばステージＮ−
Ｘから出力ラツチ回路にパルス信号をゲートし、その次
の時点でパルスＮ−Ｘが発生される。またステージＮに
対するラツチ回路はステージ（Ｎ−３）のパルスによつ
て周期ごとにリセツトされることにより、入力クロツク
のサンプリングを継続的に確実に得られる。入力周波数
を決定するには２周期必要となるので、初めは第１のＴ
_on時間は周期の２倍となる。

【００３８】図７において入力周波数が予想した周波数
より低い場合又はインバータの遅延が予想よりも速い場
合、信号の一致は得られない。この場合出力ラツチ回路
は外部クロツク信号によりゲートされる。このことはグ
ループ化された各制御論理ステージ（すなわち第１のゼ
ロ検出回路５０並びにＮＯＲゲート５２、５４、５６、
５８、６０及び６２）からゼロ検出回路７０の入力端に
出力を送出することによつて達成される。ゼロ検出回路
５０の反転機能をもたないゼロ検出回路７０はその入力
のすべてが論理「０」レベルであるときはいつでも論理
「１」レベルの信号を出力する。すなわちラツチ回路制
御ネツトワークステージ２５はいずれもイネーブルされ
ないことを意味する。

【００３９】ゼロ検出回路７０の出力は直列に接続され
た２つのＮＦＥＴＴ₁₀及びＮＦＥＴＴ₁₁の第１のＮ
ＦＥＴＴ₁₀のゲート「Ｇ」に与えられる。ＮＦＥＴ
Ｔ₁₀のソース「Ｓ」は接地に接続され、そのドレイン
「Ｄ」はＮＦＥＴＴ₁₁のソース「Ｓ」に接続されてい
る。ＮＦＥＴＴ₁₁は外部クロツク信号をゲート「Ｇ」
において受け、そのドレイン「Ｄ」は出力ラツチ回路２
０の入力端に結合されている。かくして入力信号の反復
が全く生じないと、ゼロ検出回路７０はＮＦＥＴＴ₁₀を
作動状態にさせると共に、次の外部クロツク信号の立上
がりエツジが出力ラツチ回路２０をクロツクする。また
ネツトワーク１０を介した遅延は入力される外部クロツ
ク信号の予想された周波数に基づいて選択される。

【００４０】本発明の他の実施例７８を図９及び図１０
に示す。第１の実施例のようにこの実施例の目的はチツ
プ間の外部クロツクスキユーを除去し、かつチツプにお
けるクロツク待ち時間をその実際の遅延よりかなり小さ
なものに低減することである。これらの目的は自己補償
を実施することによりこの実施例ににおいて達成され
る。ネツトワーク７８はレシーバ及びクロツク発生回路
又はバツフア回路のオンチツプ遅延を検出する。その後
遅延チエーンを介して入力クロツクは１周期からクロツ
クレシーバ及びクロツク発生バツフア回路の内部遅延量
を引いた分だけ遅延される。当該システムが最初にター
ンオンしてシステムクロツクと同期化すると、この回路
は幾つかの周期を必要とする。リセツト又は同値制御入
力の後、位相差がユーザに送られる。またすべての回路
はいかなる外部構成要素も必要としないデイジタル回路
である。

【００４１】図９において外部クロツク信号はレシーバ
８０の入力端に与えられて遅延マクロ回路８２の入力端
に送られる。また外部クロツク信号はさらに以下に述べ
るようにライン８１を介して遅延マクロ回路８２の個々
の遅延ステージに直接送られる。遅延マクロ回路８２は
複数の順次遅延信号をパルス発生回路８４に出力する。
前に出力された遅延信号から遅延ステージ間の遅延だけ
遅延された各遅延信号は複数のパルス発生回路ステージ
の１つ１つのパルス発生回路ステージに与えられる。各
パルス発生回路ステージは受けた遅延信号に応答してパ
ルス信号を出力する。パルス信号は比較Ｌ１ラツチ回路
８６の入力端に与えられ、遅延マクロ回路８２及びパル
ス発生回路８４と関連動作することにより、レシーバ８
０への外部クロツク信号入力の周波数（又は周期）を連
続的に決定する。

【００４２】比較Ｌ１ラツチ回路８６はパルス発生回路
８４の各パルスを遅延マクロ回路８２の出力端に結合さ
れたクロツク発生回路９２の出力端から発生されたパル
スとそれぞれ比較する。チツプクロツクを含むクロツク
発生回路９２の出力はレシーバ９４に帰還され、このレ
シーバ９４はレシーバ８０内の遅延を模倣するように動
作する。予め選択された遅延回路９６はレシーバ９４の
出力端とパルス発生回路９８の入力端との間に結合され
ている。パルス発生回路９８は比較Ｌ１ラツチ回路８６
に基準パルスを出力する。比較Ｌ１ラツチ回路８６によ
つて整合が見いだされると、対応するＬ１ラツチ回路が
セツトされて上述したラツチ回路の動作と同様の手法に
よりＬ２ラツチ回路９０に転送される。Ｌ２ラツチ回路
９０はバス９１を介して遅延マクロ回路８２に制御信号
を出力し、この制御信号は以下に図１０を参照して述べ
るように遅延マクロ回路８２の外部クロツク挿入点を選
択するように動作する。図示しないがＬ２ラツチ回路は
２入力ＮＡＮＤゲートの信号出力によつてゲートされ得
る。ＮＡＮＤゲートの第１の入力端は２Ｄラツチ回路に
よる分割の出力に対して補正され、この２Ｄラツチ回路
は外部クロツク信号によつて駆動され、かつＮＡＮＤゲ
ートの第２の入力端は最後の遅延マクロ回路の遅延ステ
ージに対応するパルス発生回路のパルス信号出力を受け
るように結合される。

【００４３】当該システムが初期化されると、外部クロ
ツクは遅延マクロ回路８２の開始点に与えられる。当該
クロツクは遅延マクロに沿つて伝播するとき狭いパルス
がパルス発生回路によつて発生される。各パルス発生回
路の出力端におけるパルスの存在は遅延ラインにおける
クロツクの位置を示している。プロセスに公差があるた
め、クロツク信号はそれが遅延マクロ回路８２の最後の
遅延ステージ、従つてクロツク発生バツフア回路に到達
する前に３周期まで要求することができる。２、３〔ns
ec〕後に当該チツプクロツクはセツトされる。このチツ
プクロツクはチツプ及びクロツク入力端におけるクロツ
クレシーバと同様のレシーバに与えられる。内部クロツ
クネツトワークのレシーバはその回路の遅延を識別する
ために用いられ、これにより待ち時間を補償しかつ除去
することができる。レシーバの出力はシヨート遅延マク
ロ回路９６に与えられ、この遅延マクロ回路９６から基
準パルスが発生されてパルス発生回路の前のすべての出
力と比較される。整合が幾つか生じるので幾つかのラツ
チ回路がセツトされる。遅延マクロ回路８２の最後の遅
延ステージに最も近い整合ラツチ回路が選択されて遅延
マクロ回路に挿入されるべき外部クロツクを識別する。
Ｌ２ラツチ回路９０から遅延マクロ回路８２への制御ラ
イン帰還９１についてはさらに以下で述べる。

【００４４】挿入点から遅延マクロ回路の最後の遅延ス
テージまでの遅延量とクロツク発生回路、レシーバ及び
小遅延ラインを介しての遅延量とを加算した遅延量は１
クロツク周期と等しい。動作点が決定されると、当該シ
ステムは１周期の遅延に対応する遅延の位置について周
期ごとに継続的にサンプリングする。小遅延ラインを補
償するために各ラツチ回路は遅延マクロ回路内より速い
制御信号Ｙステージをゲートし、Ｙは小遅延ライン内の
ステージ数である。Ｙビツトのオフセツトは当該システ
ムが温度又は電圧変化のために生ずる遅延のシフトが一
段と速いのか又は一段と遅いのかを追跡するのに必要で
ある。精度の限界は遅延マロク回路内のステージの最悪
のケースの遅延によつて決定される。ステージの最小数
は基本ステージの最善のケースの遅延によつて分割され
た動作の周波数によつて決定される。最悪のケースの待
ち時間及びクロツクスキユーは基本ステージの最悪のケ
ースの遅延と等しい。

【００４５】図１０に示す実施例において遅延マクロ回
路８２は２方向ＮＡＮＤゲートのチエーンを含む。当該
チエーンの各遅延ステージはそれぞれ並列に接続された
ＮＡＮＤゲートへの制御信号入力がなければ同一であ
る。従つてただ１つの遅延ステージ１００を詳細に説明
する。遅延ステージ１００はそれぞれ並列に接続された
第１及び第２のＮＡＮＤゲート１０２及び１０４を含
む。ＮＡＮＤゲート１０２の第１の入力端は前の遅延ス
テージの出力端及び対応するパルス発生回路ステージ１
１０の入力端に接続されると共に、ＮＡＮＤゲート１０
２の第２の入力端はＬ２ラツチ回路９０（図９）の反転
された（インバータ１０３を介して）制御信号ＣＮを受
ける。第２のＮＡＮＤゲート１０４はＬ２ラツチ回路９
０（図９）の対応する制御信号ＣＮを第１の入力端にお
いて受け、その第２の入力端においてライン８１を介す
る外部クロツク信号を受ける。ＮＡＮＤゲート１０２及
び１０４の出力端はそれぞれ他の２方向ＮＡＮＤゲート
１０６に結合される。ＮＡＮＤゲート１０６の出力は遅
延ステージ１００の出力を含む。

【００４６】動作時、制御信号ＣＮが行使されると、制
御信号ＣＮはオープンし、遅延ラインの遅延チエーンの
前の処理ステージが遅延マクロ回路から効果的に除去さ
れて外部クロツク入力がこのステージにおいてＮＡＮＤ
ゲート１０４を介してマクロ回路に挿入される。この手
法において回路７８は動作時自己補償してチツプクロツ
ク及び受けた外部クロツク間の所望の１周期のオフセツ
トを得る。また図１０において注意すべきはパルス発生
回路ステージは前の実施例の構成とは異なつていること
である。この場合各パルス発生回路ステージのパルス出
力の幅は幾つか直列に接続されたインバータ１１１の固
有の遅延によつて定義される。

【００４７】図１１は図９及び図１０のクロツク待ち時
間除去回路の変形例である。この変形例の目的は必要と
するハードウエアの合計数を低減することである。この
実施例においては複数の遅延マロク回路１２０（すなわ
ち補遅延マクロ回路１、補遅延マクロ回路２、補遅延マ
クロ回路３及び補遅延マクロ回路４）が付加され、この
補遅延マクロ回路のすべてはその長さにおいて主遅延マ
クロ回路８３と同一か一段と短く、パルス発生回路８４
並びに比較Ｌ１及びＬ２ラツチ回路１２２を駆動する
（また主遅延マクロ回路８３は前の実施例の遅延マクロ
回路より長さが短い）。１つ又は２つ以上の補遅延マク
ロ回路がクロツク発生バツフア回路９２の出力端におい
て所望のチツプクロツク信号を得るのに必要なとき遅延
マクロ回路８３と直列に挿入され得る。パルス発生回路
状態の数は選択された遅延ラインの長さにより変化す
る。カウンタ１２６によつて制御されるセレクタ１２４
は遅延マクロ回路８３に直列に接続されるべき補遅延マ
クロ回路の数を選択する。

【００４８】各比較Ｌ１及びＬ２ラツチ回路１２２の出
力は３つの異なるグループのゼロ検出回路、すなわちＺ
Ｄ１、ＺＤ２及びＺＤ３を含む論理マクロ回路に与えら
れる。ゼロ検出グループＺＤ１及びＺＤ３は好適にはゼ
ロ検出グループＺＤ２（例えば２４）と比較してラツチ
出力ステージを受ける数が小さい（例えば４）。このネ
ツトワークのグループ化の目的は信号の反復をゼロ検出
グループＺＤ１又はＺＤ３のいずれかと対照したものと
してのゼロ検出グループＺＤ２において識別することで
ある。このことは選択された遅延ライン（すなわち遅延
マクロ回路８３と補遅延マクロ１２０とを加える）内の
次の外部クロツク信号の位置を保証することである。ゼ
ロ検出回路の出力端はカウンタ論理回路１３０に結合さ
れ、このカウンタ論理回路１３０はゼロ検出回路の状態
次第で「高」レベル及び「低」レベルの信号を出力す
る。カウンタ論理回路１３０の出力はカウンタ１２６に
進む。また図示しないが比較Ｌ１及びＬ２ラツチ回路１
２２並びにカウンタ１２６は上述の回路と同様に図９の
Ｌ２ラツチ回路９０のゲーテイングと接続する回路を介
して得られた信号によつてゲートされ得る。この回路の
実施例の動作を以下に述べる。

【００４９】まずカウンタ１２６がゼロにセツトされる
と共に、第１の外部クロツクパルスが遅延マクロ回路８
３を介して補遅延マクロ回路１２０を周回する。クロツ
ク発生回路９２は上述のような前の実施例と接続するレ
シーバ９４及び遅延回路９６を駆動する。遅延回路９６
の出力パルスは比較Ｌ１及びＬ２ラツチ回路１２２のパ
ルス発生回路８４の各パルス出力と比較される。整合が
生じない場合、カウンタ１２６はカウンタ論理回路１３
０を介してインクリメントされ、遅延ラインに補遅延マ
クロ回路１を付加する。かくして次のパルスが遅延マク
ロ回路８３及び補遅延マクロ回路１の分だけ遅延され
る。またこの回路は比較Ｌ１及びＬ２ラツチ回路１２２
における整合を検査し、整合が生じないときカウンタ１
２６は再度インクリメントされて次のパルスは遅延マク
ロ回路８３、補遅延マクロ回路１及び補遅延マクロ回路
２を通過しなければならない。このプロセスは整合が生
じるまで反復され、整合が生じた時点でカウンタ１２６
はインクリメントされず、この回路は同一のループ状態
のままとなる。ゼロ検出マクロ回路は３つのグループ
（すなわちＺＤ１、ＺＤ２及びＺＤ３）に分割されて遅
延マクロ回路８３のいずれか最後の遅延ステージの近く
で何時整合が生ずるかを検出する。カウンタ１２６はイ
ンクリメントされるか又はデクリメントされて主遅延マ
クロ回路の中心近くの動作点をリセツトする。最大の遅
延が直列に挿入されたときに整合が生じない場合、セレ
クタ１２４はすべての待ち時間除去回路を周回すること
により、外部信号はレシーバ８０からライン８１´を介
して直接クロツク発生バツフア回路９２に向かう。この
ことによりこの回路はチツプ特性及び論理回路デバツグ
としての低入力周波数のような条件下でも確実にクロツ
クを伝える。

【００５０】図９〜図１１の本発明の実施例は可変長遅
延マクロ回路、マルチプルパルス発生マクロ回路並びに
比較Ｌ１及びＬ２ラツチマクロ回路を用いる自己補償待
ち時間除去回路を含む。この構成はビツトを基本にした
もので、所与の動作周波数を必要とするとき繰り返され
る。各回路は１周期だけ外部クロツクを遅延するのに必
要な遅延ステージを周期ごとに検出し、かくしてこの回
路は電圧変化及び又は温度変化に順応することができ
る。動作のレンジはプロセスの全変化を考慮する。本質
的に各構成は周期ごとに監視された長さをもつ制御でき
る１周期遅延ラインである。

【００５１】次に図１２〜１５を参照して異なる回路の
手法について説明する。回路はシステムクロツクパスの
遅延変化を動的に補償することができるので製造変化、
温度変化及び電源電圧変化を克服するように比較的固定
されたままである。ゲートアレイデイジタル論理回路に
より実施され得るこの回路の利点は特にＣＭＯＳ技術に
有利であり、小チツプエリアに対して低ゲートカウント
を有し、クロツク分配ラインの複数点において実施し
得、一段と低コスト技術を用いて一段と高いシステム性
能を実現できる。

【００５２】図１２に示す一般化された帰還回路１３８
はクロツクパスにおける遅延変化を補償する。外部クロ
ツク信号はレシーバ１４０を通過した後、レシーバ１４
０及びクロツク出力論理回路１４４間に挿入された可変
遅延素子１４２の入力端に進む。従来、クロツクパスは
クロツク出力論理回路１４４のCLK1、CLK2及びCLK3のク
ロツク出力がすべて同調するような方法により設計され
る。これは各クロツクパスについての負荷及び物理的ネ
ツトを平衡にすることによつて達成される。

【００５３】タイミングの不確実性が従来の回路（すな
わちレシーバ１４０及びクロツク出力論理回路１４４）
において生ずるのは、クロツクパスが異なる電源電圧又
は温度変化に対して製造され又は影響を受けるごとに、
クロツク出力論理回路１４４を介する遅延が変化するか
らである。しかしながら注意すべきはチツプクロツクCL
K1、CLK2及びCLK3は同調したままである。通常各クロツ
クパスは同等に遅延が増大し又は減少する。従来のシス
テム構成においてはすべてのクロツクパスについての遅
延の変化は一群の分配によつて束縛され量化される。そ
の後システム全体についてのタイミングの不確実性が解
析され性能の拘束（周期時間）が計算される。従つて一
段と高いシステム性能がトリガクロツク分配により実現
できる。クロツクの分配は一段と高い性能（高価であ
る）の技術を発展させるか又は現存するコストの低い技
術の分配を低減することによつて改善することができ
る。

【００５４】可変遅延素子１４２はレシーバ１４０に入
力したクロツクがクロツク出力論理回路１４４から出力
するときには１クロツク周期の遅延を生じさせるように
構成される。外部クロツク周期（CLK0）はタイミング基
準として用いられ、クロツク周期は時間について安定し
ていると考えられる。タイミング基準としてクロツク周
期を用いることにより外部構成要素を必要としなくな
る。チツプクロツク出力の１つ（例えばCLK3）が位相検
出回路１４６に送り返され、またこの位相検出回路１４
６は外部クロツク信号（CLK0）を入力として受ける。名
目上は位相検出回路１４６の入力端における２つの信号
は同調している。位相検出回路１４６の出力はフイルタ
回路１４８においてフイルタされて可変遅延素子１４２
に送られる帰還信号の応答を平滑にする。このフイルタ
リングが位相検出回路の結果を平均化することにより、
雑音又はクロツクジツタによる疑似応答を回避する。可
変遅延素子１４２を介して遅延を変更するために用いら
れるフイルタの出力はクロツクパスの遅延をほぼ１クロ
ツク周期に固定するために用いられる。

【００５５】帰還回路１３８は以下のように動作する。
最初、位相検出回路１４６の２つの入力端（CLK3及びCL
K0）は同調している（すなわちCLK3はCLK0と比較して１
周期だけ遅延されるので）。チツププロセス、温度変化
又は電源電圧の変化によりクロツクパスを介する遅延は
変化する。この変化は位相検出回路１４６の入力端にお
いて位相差を発生する。位相検出回路１４６は補償され
たパスがほぼ１クロツク周期であることを示す信号を出
力する。この情報はしきい値に到達するまでフイルタ回
路（以下に述べるようにこの回路は１つ又は２つ以上の
カウンタを含む）において累積される。しきい値に到達
するとフイルタ回路１４８は優勢な（すなわちほぼ１ク
ロツク周期の遅延）オフセツトを指示する。その後この
フイルタ回路１４８は可変遅延素子１４２に信号を送出
してクロツクパスを介する遅延を変更する。可変遅延素
子１４２は位相検出回路の入力端における２つのクロツ
ク位相が再度整合するような方法により遅延を付加する
か又は削除する。従つてこの補償された遅延は１クロツ
ク周期戻る。

【００５６】帰還回路１３８の可変遅延素子１４２及び
位相検出回路１４６の可能な実施例を図１３〜図１５に
示す。好適には位相検出回路、フイルタ回路及び可変遅
延素子はデイジタル論理回路ゲートだけを含む。図１３
は可変遅延素子１４２の第１の実施例を示す。この実施
例において、インクリメントされた遅延素子１５０、す
なわちT1、T2、T3、T4、……TMは僅かにロードされた標
準デイジタル論理ゲートにより実現されて遅延を最小限
にする。この回路の制限（公差）は１デイジタルゲート
の遅延である。マルチプレクサ１５２は遅延ラインを介
して所望の遅延を選択する。この選択はフイルタ回路１
４８から選択バス１５４を介してマルチプレクサ１５２
に送られた選択信号によつて制御される。

【００５７】図１４に示すように図１３を少し複雑にす
ることにより解像度を改善することができる。この実施
例において、同様の「高」レベル、「中」レベル及び
「低」レベルに出力されたデイジタルゲート T1H、T1M
及びT1L は図１４に示す１つ又は２つ以上のゲートの代
わりとして並列に配置される。インクリメントされた各
遅延素子は一段と大きい又は一段と小さい範囲に僅かに
オフセツトして同調しているクロツク信号を与える。か
くして遅延ラインのあるステージ（例えばこの場合選択
を予想できる）に一段と精度の高い選択を提供すること
ができる。遅延素子（例えば T1H、T1M 及びT1L ）は選
択バス２によつてマルチプレクサ１６０において論理的
にＯＲされ、その後一緒にＡＮＤされて（マルチプレク
サ１６２及び選択バス１によつて）選択プロセスを与え
る。

【００５８】位相検出回路１４６の一実施例について図
１５に示す。この実施例においてＤフリツプフロツプ１
７０はチツプクロツク（CLK3）の位相及び各クロツク周
期をもつ基準クロツク（CLK0）の位相をサンプリングす
る論理記憶素子を含む。２つの２入力ＮＡＮＤゲート１
７２及び１７４は１クロクツ周期以上の出力又は１クロ
ツク周期以下の出力のいずれかからパルスを発生するた
めに用いられる。

【００５９】図１２のフイルタ回路１４８は簡単なアツ
プダウンカウンタを含む。１クロツク周期カウント以上
優勢であるとき、カウンタは上昇傾向となつてしきい値
に到達し、クロツク出力ステージにおける遅延があまり
にも大きすぎので可変遅延を小さくする必要があること
を示す。逆に１クロツク周期カウンタ以下の優勢である
とき、カウンタは下降傾向となつてしきい値に到達し、
これはクロツク出力ステージの遅延が余りにも短いので
遅延を一段と大きくする必要があるということを意味す
る。アツプダウンカウンタは依然２つのしきい値間にあ
ると共に、平均的なクロツク位相は結局ほぼ１クロツク
周期だけ遅延される。

【００６０】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成の双方について種々の変更を加え
てもよい。例えば本発明のタイミングネツトワークはチ
ツプクロツク信号が入力クロツク信号の整数倍だけ遅延
されるように動作し得る。さらにこのタイミングネツト
ワークはマルチプル半導体チツプを含む分配ツリーの内
部クロツク遅延を補償し得る。

【００６１】

【発明の効果】上述のように本発明によれば、各クロツ
ク信号待ち時間除去ネツトワークはデイジタルであり、
外部構成要素を必要としない。クロツク信号待ち時間除
去ネツトワークはその内部クロツク発生回路によつてマ
イクロプロセツサチツプにおいて生ずるクロツク待ち時
間を除去又はかなり低減する。さらにマルチチツプシス
テムのチツプ間のクロツクスキユーも低減し、これによ
つてシステムの性能を増大させる。すべての実施例にお
いて本発明は固定状態の回路についての温度、電源電圧
及び製造の公差の関数のようなクロツクパスにおける遅
延変化を動的に補償することができる。

【図面の簡単な説明】

【図１】図１は本発明によるクロツク信号待ち時間除去
ネツトワークの一実施例を示すブロツク図である。

【図２】図２は図１のネツトワークの遅延マクロ回路及
びパルス発生回路を一段と詳細に示すブロツク図であ
る。

【図３】図３は与えられた外部クロツク信号の波形を図
２のパルス発生回路から幾つか発生されたパルス信号出
力の波形と比較したタイミング図である。

【図４】図４は図１のネツトワークのパルス発生回路、
比較Ｌ１ラツチ回路及びＬ２ラツチ回路を詳細に示すブ
ロツク図である。

【図５】図５は図４の比較Ｌ１ラツチステージ回路の一
実施例を示すブロツク図である。

【図６】図６は図４のＬ２ラツチステージ回路の一実施
例を示すブロツク図である。

【図７】図７は図１の論理マクロ回路及びラツチ回路制
御ネツトワーク回路の一実施例を示すブロツク図であ
る。

【図８】図８は図７のラツチ回路制御ネツトワークステ
ージ回路の一実施例を示すブロツク図である。

【図９】図９は本発明によるクロツク信号待ち時間除去
ネツトワークの他の実施例を示すブロツク図である。

【図１０】図１０は図９のネツトワークの遅延マクロ回
路及びパルス発生回路の詳細を示すブロツク図である。

【図１１】図１１は本発明によるクロツク信号待ち時間
除去ネツトワークの他の実施例を示すブロツク図であ
る。

【図１２】図１２は本発明によるクロツク信号待ち時間
除去ネツトワークの他の実施例を示すブロツク図であ
る。

【図１３】図１３は図１２のネツトワークの可変遅延素
子を詳細を示すブロツク図である。

【図１４】図１４は図１２のネツトワークの可変遅延素
子の他の実施例を詳細に示すブロツク図である。

【図１５】図１５は図１２のネツトワークの位相検出回
路を詳細に示すブロツク図である。

【符号の説明】

１０、７８……クロツク信号待ち時間除去ネツトワー
ク、１１……第１のパルス発生回路、１２、８２、１２
０……遅延マクロ回路、１３、１５、１７、２１、８
１、８１´……ライン、１４、８４、９８……パルス発
生回路、１６、８６……比較Ｌ１ラツチ回路、１８、３
２、３６、５１、１０３、１１１……インバータ、１
９、９０……Ｌ２ラツチ回路、２０……２出力ラツチ回
路、２３、９６……遅延回路、２４……ラツチ回路制御
ネツトワーク、２５……ラツチ回路制御ネツトワークス
テージ、２６……クロツク発生バツフア回路、３０、１
００……遅延ステージ、３４、１７２、１７４……２入
力ＮＡＮＤゲート、３７、３９……ダブルインバータバ
ツフア回路、４０……比較Ｌ１ラツチ回路ステージ、４
４……Ｌ２ラツチ回路ステージ、５０、７０……ゼロ検
出「ＺＤ」回路、５２〜６２……ＮＯＲ回路、８０、９
４、１４０……レシーバ、９１……バス、１０２、１０
４、１０６……２方向ＮＡＮＤゲート、１０３……イン
バータ、１１０……パルス発生回路ステージ、１２２…
…比較Ｌ１及びＬ２ラツチ回路、１２４……セレクタ、
１２６……カウンタ、１３０……カウンタ論理回路、１
３８……帰還回路、１４２……可変遅延素子、１４４…
…クロツク出力論理回路、１４６……位相検出回路、１
４８……フイルタ回路、１５０……遅延素子、１５２、
１６０、１６２……マルチプレクサ、１５４……選択バ
ス、１７０……Ｄフリツプフロツプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者フランク・デビツド・フエライオロアメリカ合衆国、ニユーヨーク州12553、ニユー・ウインザー、スプルース・ストリート 223番地 (72)発明者ブルース・アラン・カウフマンアメリカ合衆国、ベルモント州05465、ジエリコ、パツカード・ロード 16ビー (72)発明者イリア・イオシフオビツチ・ノボフアメリカ合衆国、ノース・カロライナ州 27713、ダーラム、エメラルド・フオレスト・ドライブ 4411番地 (72)発明者ステイーブン・エフ・オークランドアメリカ合衆国、ベルモント州05446、コウルチエスター、ノアウエイ・ドライブ７番地 (72)発明者ケネス・ジエームズ・シヨーアメリカ合衆国、ベルモント州05452、エセツクス・ジヤンクシヨン、アスペン・ドライブ 33番地 (72)発明者レオン・スカーシンスキーアメリカ合衆国、ニユーヨーク州12571、レツド・フツク、ロケバイ・ロード 18番地

Claims

【特許請求の範囲】

【請求項１】１周期だけ入力クロツク信号より遅いチツ
プクロツク信号を予め定められた内部クロツク回路の出
力端において発生する半導体チツプ回路において、クロツク信号が上記予め定められた内部クロツク回路を
通ることによつて生ずる遅延を決定する遅延決定手段
と、上記遅延決定手段に応答し、かつ上記入力クロツク信号
を受けるように結合されて上記予め定められた内部クロ
ツク回路内の遅延クロツク信号をトリガすることによ
り、上記チツプクロツク信号を内部クロツク回路の出力
端において発生し、上記予め定められた内部クロツク回
路内においてトリガされた上記遅延クロツク信号は、１
クロツク周期から上記予め定められた内部クロツク回路
を介して上記決定された遅延とほぼ等しい時間長を引い
た分だけ上記入力クロツク信号とオフセツトすることに
より、上記内部クロツク回路から発生された上記チツプ
クロツク信号出力は上記入力クロツク信号とほぼ同相と
なり、かつ少なくとも１周期だけ上記入力クロツク信号
より遅くなり、これによつて上記半導体チツプ内部のク
ロツク待ち時間を低減するトリガ手段とを具えることを
特徴とする半導体チツプ回路。
【請求項２】上記遅延決定手段はクロツク信号が上記予
め定められた内部クロツク回路を通ることによつて生ず
る遅延を連続的に監視し、かつ決定することを特徴とす
る請求項１に記載の半導体チツプ回路。
【請求項３】直列に接続された複数の遅延素子を有し、
上記入力クロツク信号が通ると上記各遅延素子が遅延ク
ロツクを出力するようになされた可変遅延ラインと、上記遅延ラインの遅延クロツクをそれぞれ１つ受け、か
つ上記遅延クロツクに応答してパルス信号を出力するよ
うに結合され、上記各パルス信号はほぼ上記入力クロツ
ク信号の周期以下の持続期間を有するようになされてい
る複数のパルス発生回路と、上記入力クロツク信号との位相オフセツトが上記予め定
められた内部クロツク回路を介して上記決定された遅延
と等しい位相オフセツトを有する遅延ラインの遅延クロ
ツクを発生する上記パルス発生回路のパルス信号を識別
する制御ネツトワークとを具えることを特徴とする請求
項１に記載の半導体チツプ回路。
【請求項４】予め決定された遅延をもつ内部クロツク回
路を有する集積回路チツプのためのデイジタルクロツク
タイミングネツトワークにおいて、上記クロツクタイミ
ングネツトワークは入力クロツク信号を受けてここから
タイミング信号を発生し、上記タイミング信号は上記チ
ツプの内部クロツク回路を通つてチツプクロツク信号を
発生し、上記発生されたチツプクロツク信号は上記入力
クロツク信号と同相であり、かつ少なくとも１周期だけ
上記入力クロツク信号とオフセツトしており、上記デイ
ジタルクロクツタイミングネツトワークは、上記入力クロツク信号を受けるように結合された入力端
を有し、直列に接続された複数の遅延ステージを含ん
で、上記入力クロツク信号が通ると上記各遅延ステージ
が対応する遅延信号を出力するようになされた遅延回路
と、上記遅延回路の遅延信号をそれぞれ１つ受け、かつ上記
遅延信号に応答してパルス信号を発生するように結合さ
れ、上記各パルス信号はほぼ上記入力クロツク信号の周
期以下の持続期間を有するようになされている複数のパ
ルス発生回路と、上記複数のパルス発生回路の上記パルス信号出力を入力
として受けるように結合され、上記内部クロツク回路へ
の出力としてタイミング信号を発生し、上記タイミング
信号は上記集積回路チツプの上記内部クロツク回路を介
して上記予め決定された遅延とほぼ等しい時間期間以下
である上記入力クロツク信号の周期の倍数と等しい周期
を有することにより、上記内部クロツク回路を上記タイ
ミング信号が通ると、上記入力クロツク信号とほぼ同相
でありかつ上記入力クロツク信号と少なくとも１周期だ
けオフセツトされたチツプクロツク信号出力を発生する
ようになされた制御ネツトワークとを具えることを特徴
とするデイジタルクロツクタイミングネツトワーク。
【請求項５】上記制御ネツトワークは上記入力クロツク
信号の周期を決定する比較回路を含むことを特徴とする
請求項４に記載のデイジタルクロツクタイミングネツト
ワーク。
【請求項６】上記制御ネツトワークは上記パルス発生回
路のパルス信号を上記入力クロツク信号と比較して上記
入力クロツク信号が反復する地点におけるパルス信号を
識別する複数の比較ラツチ回路を含むことを特徴とする
請求項４に記載のデイジタルクロツクタイミングネツト
ワーク。
【請求項７】入力クロツク信号が予め定められた内部ク
ロツク回路を通つたときに生ずるクロツク待ち時間を低
減してチツプクロツク信号を発生する集積半導体チツプ
において、上記予め定められた内部クロツク回路はレシ
ーバ及びクロツク出力論理回路を含み、上記集積回路
は、上記予め定められた内部クロツク回路の上記レシーバ及
び上記クロツク出力論理回路間に接続され、遅延量を決
定する選択信号を受ける制御入力端を含み、上記予め定
められた内部クロツク回路の上記レシーバを通つた後に
上記入力クロツク信号を第１の入力端において受けるよ
うになされた可変遅延素子と、上記可変遅延素子に与えられた上記入力クロツク信号及
び上記クロツク出力論理回路のチツプクロツク信号出力
を入力として受けるように結合され、上記入力クロツク
信号及び上記チツプクロツク信号間の位相差を示す位相
差信号を出力するようになされた位相検出回路と、上記位相検出回路と結合して上記位相差信号を受け、か
つそこから選択信号を発生し、上記選択信号を上記可変
遅延素子の上記制御入力端に与える手段を含み、上記選
択信号は上記可変遅延素子を介して上記クロツク遅延を
選択するように動作することにより、上記クロツク出力
論理回路の上記チツプクロツク信号出力が上記入力クロ
ツク信号とほぼ同相となり、かつ少なくとも１クロツク
周期だけ上記入力クロツク信号とオフセツトするように
なされた制御回路とを具えることを特徴とする集積半導
体チツプ回路。
【請求項８】上記可変遅延素子は、遅延ラインにおいて直列に接続され、遅延信号をそれぞ
れ出力する複数のインクリメンタル遅延素子と、上記遅延ラインの各遅延素子の出力を受けるように結合
され、上記制御回路によつて発生された上記選択信号を
受ける制御入力端を有し、上記制御回路は上記クロツク
出力論理回路への出力のための上記それぞれの遅延素子
からの上記遅延信号出力の１つを選択することによつて
上記遅延ラインを介した遅延長を選択するようになされ
た第１のマルチプレクサとを具えることを特徴とする請
求項７に記載の集積半導体チツプ回路。
【請求項９】上記位相検出回路はその第１の入力端に与
えられた上記入力クロツク信号及びその第２の入力端に
与えられた上記チツプクロツク信号を有するＤフリツプ
フロツプを含み、上記Ｄフリツプフロツプは第１の２入
力ＮＡＮＤゲートの第１の入力端及びインバータを介し
て第２の２入力ＮＡＮＤゲートの第１の入力端に与えら
れた位相差信号を出力し、上記第１の２入力ＮＡＮＤゲ
ートの上記第２の入力端は上記入力クロツク信号を受
け、かつ上記第２の２入力ＮＡＮＤゲートの上記第２の
入力端は上記チツプクロツク信号を受け、これによつて
上記第１及び第２のＮＡＮＤゲートの出力が上記制御回
路に与えられ、かつ上記出力は上記位相差信号を含むこ
とを特徴とする請求項７に記載の集積半導体チツプ回
路。
【請求項１０】上記位相差信号はアツプ信号及びダウン
信号のうちの１つを含み、上記アツプ信号は上記制御回
路に進んで上記可変遅延素子を介して増大した遅延を選
択する選択信号を発生し、上記ダウン信号は上記制御回
路に進んで上記可変遅延素子を介して減少した遅延を選
択する選択信号を発生することを特徴とする請求項７に
記載の集積半導体チツプ回路。