JP3770967B2 - 発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ等に好適な発振回路に関する。
【０００２】
【従来の技術】
従来より、相補型絶縁電界トランジスタ（ＣＭＯＳ）からなる半導体集積回路のリードピンに、コンデンサと、そのコンデンサに対し直列もしくは並列に抵抗を接続することにより構成された発振回路が知られている。このような発振回路の一例として、半導体集積回路のリードピンのうちの１つのリードピンのみに抵抗とコンデンサを接続し、かつ電源電圧の変動に対して安定した自励発振を行なう発振回路が、特公昭６１−１２４１１号公報に提案されている。
【０００３】
図３は、特公昭６１−１２４１１号公報に提案された発振回路を示す図である。
半導体集積回路の外部には、電源電圧ＶDDとグラウンドとの間に互いに直列接続された抵抗３２とコンデンサ３３が配置されている。抵抗３２とコンデンサ３３との接続点は半導体集積回路のリードピン３１に接続されている。
【０００４】
一方半導体集積回路の内部には、リードピン３１とグラウンドとの間に配置されたＮＭＯＳトランジスタ３４と、リードピン３１とＮＭＯＳトランジスタ３４のゲートとの間に配置され順次直列に接続された４個のインバータ３５，３６，３７，３８とが配置されている。
ここで、４個のインバータ３５，３６，３７，３８のうちの、図の左から２番目のインバータ３６は、入力側からの論理信号の、’Ｈ’レベルから’Ｌ’レベルへの変化を出力側に比較的速く伝達し、入力側からの論理信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するように構成されている。一方、インバータ３６の出力側に接続されたインバータ３７は、そのインバータ３６とは逆に、入力側からの論理信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的に遅く伝達し、入力側からの論理信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的速く伝達するように構成されている。
【０００５】
このように構成された発振回路では、上述したインバータ３６，３７により、ノードＤの’Ｌ’レベルがインバータ３６，３７により遅延されるため、そのノードＤの’Ｌ’レベルがノードＦに伝達されるまで時間が比較的長くかかる。従って、ＮＭＯＳトランジスタ３４が比較的長い時間オン状態になり、コンデンサ３３に蓄えられた電荷が充分に放電されノードＤがグラウンド電位に向かう。主にインバータ３６，３７による遅延時間経過後ノードＦが’Ｌ’レベルになり、これによりＮＭＯＳトランジスタ３３がオフ状態になり、抵抗３２を経由してコンデンサ３３が充電され、ノードＤの電位が’Ｈ’レベルに向かう。抵抗３２の値とコンデンサ３３の値との時定数により定まる時間経過後、初段のインバータ３５がオン状態になる。すると、インバータ３６，３７，３８を経由してＮＭＯＳトランジスタ３４が即座にオン状態になり、ノードＤが’Ｌ’レベルになる。このような動作が繰り返され発振が行われる。この発振回路では、インバータ３６，３７により、入力側からの論理信号の’Ｌ’レベルが遅延され、これによりＮＭＯＳトランジスタ３４が比較的長い時間オン状態になるためコンデンサ３３に蓄えられた電荷が充分に放電される。従って、コンデンサ３３の充電にあたり、抵抗３２の値とコンデンサ３３の値との時定数により定まる充電カーブのうちの、常に安定した立ち上がりの急峻な部分を使用することができ、電源電圧の変動に対して安定した発振を行なうことができる。
【０００６】
ここで、発振周波数ｆ0 は、
ｆ0 ＝１．４４／ＲＣ
となり、電源電圧ＶDDに依存しない安定した発振周波数が得られる。
【０００７】
【発明が解決しようとする課題】
しかし、この発振回路をゲートアレイ設計手法で設計する場合、ゲートアレイには、インバータ３６，３７のように、入力信号の、’Ｌ’レベルから’Ｈ’レベルへの変化，’Ｈ’レベルから’Ｌ’レベルへの変化を出力側に比較的遅く伝達するようなインバータは、通常存在しない。そこで、ゲートアレイの素子であるバッファ、インバータ、ナンドゲート、あるいはノアゲート等を用いた発振回路が考えられる。
【０００８】
図４は、ゲートアレイの素子を用いて構成した発振回路を示す図、図５は、図４に示す発振回路の各ノードの波形を示す図である。
ゲートアレイの外部には、そのゲートアレイのリードピン４０とグラウンドとの間に互いに並列接続された抵抗３２とコンデンサ３３が備えられている。またゲートアレイの内部には、リードピン４０に接続された、シュミットバッファ４１ａとスイッチゲート４１ｂからなる双方バッファ４１と、その双方向バッファ４１に接続された多数のバッファ４２ａからなるディレイ用のバッファチェーン４２と、双方向バッファ４１とバッファチェーン４２との間に配置されたラッチ４３とが備えられている。双方向バッファ４１を構成するスイッチゲート４１ｂの入力側には電源電圧ＶDDが入力される。またスイッチゲート４１ｂには制御端子４１ｃが設けられており、この制御端子４１ｃに’Ｈ’レベルが入力されるとスイッチゲート４１ｂを経由して電源電圧ＶDDが供給され、’Ｌ’レベルが入力されるとそのスイッチゲート４１ｂで電源電圧ＶDDが遮断される。
【０００９】
このように構成された発振回路の動作を、図５を参照して説明する。
ノードＡの電位が抵抗３２を経由して’Ｈ’レベルから’Ｌ’レベルに向かい、シュミットバッファ４１ａの、’Ｌ’レベル側のしきい値電圧ＶT-より下がると、そのシュミットバッファ４１の出力（ノードＢ）は’Ｈ’レベルから’Ｌ’レベルに変化する。するとラッチ４３がセットされ、ノードＤは’Ｈ’レベルになる。この’Ｈ’レベルがスイッチゲート４１ｃの制御端子４１ｃに入力され、これによりスイッチゲート４１ｂを経由して電源電圧ＶDDが供給される。するとコンデンサ３３が充電され、ノードＡが’Ｈ’レベルに向かう。ノードＡが’Ｈ’レベルに向かい、シュミットバッファ４１ａの、’Ｈ’レベル側のしきい値電圧ＶT+より高くなると、シュミットバッファ４１ａの出力は’Ｌ’レベルから’Ｈ’レベルに変化する。即ち、ノードＢには、図５に示すような’Ｌ’レベルのパルスが発生する。この’Ｌ’レベルのパルスはバッファチェーン４２で遅延され、ノードＣには、ノードＢのパルスが遅延された、図５に示すような’Ｌ’レベルのパルスが発生する。この’Ｌ’レベルのパルスがラッチ４３に入力され、これによりラッチ４３がリセットされる。すると、ノードＤが’Ｌ’レベルとなり、スイッチゲート４１ｂを経由して供給されている電源電圧ＶDDが遮断される。すると、コンデンサ３３の電荷が抵抗３２を経由して放電され、これによりノードＡの電位が’Ｌ’レベルに向かう。このような状態が繰り返されて発振が行なわれる。
【００１０】
しかし、図４に示す発振回路におけるディレイ用のチェーンバッファ４２は、多数のバッファ４２ａを互いに直列接続して遅延時間を稼ぐものであるため、回路規模が大きくなり問題がある。そこで、チェーンバッファ４２に代わる回路として、前述したインバータ３６の構成にみられるような、入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにするような回路を考える。入力側からの信号としては、’Ｌ’レベルの時間が数ｎＳ〜数１０ｎＳのパルス幅を有するとともにそのパルス幅よりも充分長い時間’Ｈ’レベルを維持する信号を仮定する。尚、このパルス幅はゲートアレイに使用されるバッファ２段分のディレイ時間よりも長いものとする。
【００１１】
図６は、入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにする第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【００１２】
図６（ａ）に示す第１の回路は、多数のバッファ６１ａからなるバッファチェーン６１により遅延を行なっており、端子Ａに入力された信号が充分長い間’Ｈ’レベルになった状態では、負論理オアゲート６２の全ての入力は’Ｈ’レベルとなり、従って端子Ｂからの信号は’Ｌ’レベルになる。この状態で端子Ａに入力された信号が’Ｈ’レベルから’Ｌ’レベルに変化すると、端子Ｂからの信号は即座に’Ｈ’レベルになる。また、端子Ａに入力され’Ｌ’レベルに変化した信号はバッファチェーン６１の各バッファ６１ａそれぞれに伝達される。次に端子Ａに入力された信号が再び’Ｈ’レベルに戻ると、端子Ｂから出力されている信号は’Ｌ’レベルに戻ろうとする。しかし、バッファチェーン６１の各バッファ６１ａそれぞれに伝達されている’Ｈ’レベルが、負論理オアゲート６２の全ての入力に到達するま所定の時間が必要であるため、端子Ｂからの信号はしばらく’Ｈ’レベルの状態にとどまり、その後’Ｌ’レベルになる。
【００１３】
図６（ｂ）に示す第２の回路では、端子Ａに入力される信号の、’Ｌ’レベルのパルス時間がバッファ６１ａの２段分の遅延時間と比較して長いことを利用して、負論理オアゲート６４の入力数を減らしている。
しかし、図６（ａ），（ｂ）に示す第１，第２の回路では、以下の問題が考えられる。
（１）端子Ｂから出力される、’Ｈ’レベルのパルス幅を大きくするためには、バッファ段数を増やす必要がある。すると、これに伴い負論理オアゲートの入力数が増加し、回路規模が増大する。
（２）入力信号の、’Ｌ’レベルから’Ｈ’レベルへ変化する場合の方が’Ｈ’レベルから’Ｌ’レベルへ変化する場合よりも速く信号を出力側に伝達するという特性を有するバッファでバッファチェーンを構成した場合、バッファ数が多くなり、またＬ’レベルの時間が短い幅を有するパルスが端子Ａに入力されると、バッファチェーンを伝達している間にそのパルスが途中で消滅してしまう場合がある。そこで、パルスの消滅を防止するための回路を考える。
【００１４】
図７は、バッファチェーンを伝達するパルスの消滅を防止するための第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
図７（ａ）に示す第１の回路は、２段のバッファ７１ａからなるディレイ回路７１と負論理ノアゲート７２とから構成されたパルス引き延ばし回路７３で、バッファ７１ａ２段分の時間づつパルス幅を増加して、端子Ａに入力されたパルスの幅を引き延ばすことによりパルスが途中で消滅するという問題を解決している。
【００１５】
図７（ｂ）に示す第２の回路は、図７（ａ）に示す第１の回路を応用したものであり、この第２の回路では、後段に接続されたパルス引き延ばし回路７３ほどバッファ７１ａが増設されている。このため、後段のパルス引き延ばし回路７３になるにつれパルス幅が大きく引き延ばされることになり、少ない負論理ノアゲート７２で効率よく回路が構成されている。
【００１６】
図８は、複数のバッファと複数の負論理ノアゲートをカスケード接続して構成した回路を示す図、図９は、図８に示す回路の波形を示す図である。
図８に示す回路は、前段の、順次直列接続された５個のバッファ８１それぞれと、後段の、互いに直列接続された５個の負論理オアゲート８２それぞれとがカスケード接続されている。
【００１７】
図９には、端子Ａに入力されたパルスと、各バッファ８１の出力波形と、各負論理ノアゲート８２の出力波形と、端子Ｂに伝達された波形とが示されている。（ここでは便宜上、入力に対する、バッファ８１，負論理ノアゲート８２それぞれのディレイは同一とする）。図９に示すように、端子Ａに入力されたパルスは、およそ９段分のバッファ８１による引き延ばしが行なわれており、この引き延ばされたパルスが端子Ｂに出力されている。
【００１８】
図１０は、図４に示す発振回路を構成するバッファチェーン４２と、そのバッファチェーン４２の前段に備えられた引き延ばし回路９１を示す図である。
図４に示す発振回路のバッファチェーン４２を構成するにあたり、バッファの段数を多くすると、ノードＢの’Ｌ’レベルのパルスが途中で消滅する場合がある。そこで、多段に構成されたバッファチェーン４２の前段にパルス引き延ばし回路９１を接続し、このパルス引き延ばし回路９１でパルス幅を引き延ばしてからバッファチェーン４２にパルスを伝搬させることにより、そのバッファチェーン４２でパルスが消滅することを防止している。
【００１９】
しかし、バッファチェーン４２によるディレイが１００ｎＳ必要な場合は、例えばバッファ４２ａ１個あたりの遅延を０．５ｎＳとすると、そのバッファチェーン５２には、１００ｎｓ÷０．５ｍＳ＝２００個のバッファ４２ａが必要であり、回路規模が大きくなるという問題がある。また、このバッファチェーン４２に代わる、前述した図６に示すバッファチェーンと負論理オアゲートからなる回路構成においても、やはり多数のバッファが必要である。
【００２０】
またバッファチェーンにより大きなディレイを得ようとすると、バッファ数が多くなるため、入力されたパルスがバッファチェーンを伝達している間に途中で消滅する場合があり、その場合パルス引き延ばし回路が必要になり、回路規模が一層大きくなるという問題が発生する。
本発明は、上記事情に鑑み、小さな回路規模で電源電圧の変動に対して安定した発振を行なう発振回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成する本発明の発振回路は、
（２−１）コンデンサ
（２−２）そのコンデンサに対し直列もしくは並列に配設され、そのコンデンサを充電もしくは放電する抵抗
（２−３）上記コンデンサに対し充電と放電とのうち上記抵抗とは逆の作用をなす、上記コンデンサとグラウンドもしくは電源との間に配置された、制御信号により接断自在なスイッチ回路
（２−４）自励発振を行なって周期的な発振パルスを出力するリングオシレータ
（２−５）入力された二値論理信号のうちの一方の論理の信号でリセットされ、その二値論理信号が他方の論理状態にある時に上記リングオシレータの発振パルスをカウントするカウンタ
（２−６）上記カウンタが所定のカウント値に達した時に論理が反転する、上記スイッチ回路を接断するための制御信号を出力するゲート回路
を備えたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態の発振回路を示す図である。
図１に示す発振回路には、ゲートアレイの外部に、一端がそのゲートアレイのリードピン１１に接続され他端がグラウンドに接続されたコンデンサ１２と、そのコンデンサ１２に対し並列に配設され、そのコンデンサ１２を充電もしくは放電する抵抗１３とが備えられている。またゲートアレイの内部に、リードピン１１と接続された、シュミットバッファ１４ａとスイッチゲート１４ｂ（本発明にいうスイッチ回路）からなる双方向バッファ１４が備えられている。スイッチゲート１４ｂの入力側には電源電圧ＶDDが入力されている。またスイッチゲート１４ｂは、制御端子１４ｃを備えており、この制御端子１４ｃに’Ｌ’レベルの信号が入力されると、スイッチゲート１４ｂを経由して電源電圧ＶDDが出力され、その電源電圧ＶDDでコンデンサ１２が充電される。一方、制御端子１４ｃに’Ｈ’レベルの信号が入力されると、そのスイッチゲート１４ｂで電源電圧ＶDDが遮断され、コンデンサ１２に充電された電荷が抵抗１３を経由してグラウンドに放電される。
【００２４】
またこの発振回路には、２個のナンドゲート１５ａ，１５ｂと、１７個のインバータ１５ｃからなるリングオシレータ１５が備えられている。このリングオシレータ１５は、自励発振を行なって周期的な発振パルスＣをナンドゲート１５ａから出力する。
さらにこの発振回路には、３個のフリップフロップ１６ａ，１６ｂ，１６ｃからなるカウンタ１６が備えられている。このカウンタ１６は、負論理ノアゲート２１からの信号Ｂのうちの’Ｌ’レベルの信号でリセットされる。一方、負論理ノアゲート２１からの信号Ｂのうちの’Ｈ’レベルの信号が入力された状態にある時にリングオシレータ１５の発振パルスＣをカウントし、カウント値が７に達した時に負論理オアゲート１７から信号Ｄとして’Ｌ’レベルの信号を出力する。
【００２５】
また、スイッチゲート１４ｂの制御端子１４ｃに入力するための制御信号を出力するナンドゲート１８も備えられている。さらに、カウンタ１６からのパルスを、負論理オアゲート１７，インバータ１９を経由して入力し、入力されたパルスを２分周してディーティ比５０％の発振信号Ｅを出力するフリップフロップ２０も備えられている。
【００２６】
ナンドゲート１８，フリップフロップ２０、および負論理ノアゲート２１には、発振をイネーブルもしくはディスエーブルにするための信号ＥＮＢが入力される。
このように構成された発振回路の動作について、図２を参照して説明する。
図２は、図１に示す発振回路の信号波形を示す図である。
【００２７】
発振回路に、先ず、’Ｌ’レベルの信号ＥＮＢが入力される。するとナンドゲート１８の入力は’Ｌ’レベルになり、ナンドゲート１８から’Ｈ’レベルの信号が出力される。この’Ｈ’レベルの信号が双方向バッファ１４を構成するスイッチゲート１４ｂの制御端子１４ｃに入力され、これによりスイッチゲート１４ｂで電源電圧ＶDDが遮断される。すると、コンデンサ１２に充電された電圧が抵抗１３を経由して放電される。
【００２８】
またフリップフロップ２０のリセット端子には、’Ｌ’レベルの信号ＥＮＢが入力されるため、フリップフロップ２０はリセットされ、そのフリップフロップ２０からの発振信号Ｅは’Ｌ’レベルの状態になる。また、負論理ノアゲート２１にも’Ｌ’レベルの信号ＥＮＢが入力されるため、負論理ノアゲート２１から’Ｌ’レベルの信号Ｂが出力され、これによりカウンタ１６を構成する各フリップフロップ１６ａ，１６ｂ，１６ｃもリセットされる。従って、カウンタ１６の各ビット（各フリップフロップ１６ａ，１６ｂ，１６ｃの出力）は全て０になり、負論理オアゲート１７から’Ｈ’レベルの信号Ｄが出力される。一方、リングオシレータ１５の状態は、ナンドゲート１５ｂの一方の入力に負論理ノアゲート２１からの’Ｌ’レベルの信号Ｂが入力されているため、ナンドゲート１５ｂから’Ｈ’レベルの信号が出力され、そのナンドゲート１５ｂの出力側に接続された次段のインバータ１５ｃの出力には’Ｌ’レベルの信号が出力され、その次のインバータ１５ｃの出力には’Ｈ’レベルの信号が出力される。このようにして１６個のインバータ１５ｃを経由し、ナンドゲート１５ａの一方の入力に’Ｈ’レベルの信号が入力される。またナンドゲート１５ａの他方の入力には、負論理オアゲート１７からの’Ｈ’レベルの信号が入力されているため、ナンドゲート１５ａから’Ｌ’レベルの信号Ｃが出力される。
【００２９】
次に信号ＥＮＢが’Ｌ’レベルから’Ｈ’レベルに変化する。すると、この’Ｈ’レベルの信号ＥＮＢがナンドゲート１８の一方に入力され、またナンドゲート１８の他方には負論理オアゲート１７からの’Ｈ’レベルの信号Ｄが入力されているため、ナンドゲート１８から’Ｌ’レベルの信号が出力される。すると、スイッチゲート１４ｂの制御端子１４ｃに’Ｌ’レベルの信号が入力され、これによりスイッチゲート１４ｂを経由して電源電圧ＶDDが供給されコンデンサ１２が充電される。このようにして、ノードＡが、図２に示すように’Ｈ’レベルに向かう。ここでシミュットバッファ１４ａの、’Ｈ’レベル側のしきい値電圧ＶT+まで上昇すると、そのシュミットバッファ１４ａから’Ｈ’レベルの信号が出力される。この’Ｈ’レベルの信号は負論理ノアゲート２１の一方に入力される。ここで、負論理ノアゲート２１の他方には、’Ｈ’レベルの信号ＥＮＢが入力されているため、負論理ノアゲート２１から’Ｈ’レベルの信号Ｂが出力される。この’Ｈ’レベルの信号Ｂがリングオシレータ１５を構成するナンドゲート１５ｂと、カウンタ１６を構成するフリップフロップ１６ａ，１６ｂ，１６ｃのリセット端子とに入力され、これによりリングオシレータ１５とカウンタ１６とが動作可能になり、リングオシレータ１５が自励発振し、カウンタ１６を構成するフリップフロップ１６ａのクロック端子にリングオシレータ１５からの発振パルスＣが入力され、入力された発振パルスＣがカウンタ１６で０→１→２→３…とカウントアップされる。カウントアップはリングオシレータ１５の信号が伝搬する２周分の時間毎に行なわれる。カウンタ１６でカウントアップされカウント値が７（フリップフロップ１６ａ，１６ｂ，１６ｃの出力が全て１（’Ｈ’レベル））に達すると、負論理オアゲート１７から’Ｌ’レベルの信号Ｄが出力され、これによりリングオシレータ１５を構成するナンドゲート１５ａの一方が’Ｌ’レベルになるのでリングカウンタ１５はストップする。また、ナンドゲート１８から’Ｈ’レベルの信号が出力され、スイッチゲート１４ｂからの電源電圧ＶDDの供給がストップし、コンデンサ１２に充電された電荷が抵抗１３を経由して放電され、徐々に’Ｌ’レベルへ向かう。
【００３０】
シュミットバッファ１４ａの、’Ｌ’レベル側のしきい値電圧ＶT-まで放電されると、シュミットバッファ１４ａから’Ｌ’レベルの信号が出力される。すると、負論理ノアゲート２１の出力信号Ｂが’Ｈ’レベルから’Ｌ’レベルに変化し、カウント１６はリセットされフリップフロップ１６ａ，１６ｂ，１６ｃの出力が全て０（’Ｌ’レベル）になる。このため、負論理オアゲート１７の出力信号Ｄは’Ｌ’レベルから’Ｈ’レベルに変化し、この’Ｈ’レベルの信号Ｄがナンドゲート１８の一方に入力される。ナンドゲート１８の他方には’Ｈ’レベルの信号ＥＮＢが入力されているため、ナンドゲート１８から’Ｌ’レベルの信号が出力される。すると、スイッチゲート１４ｂを経由して再度電源電圧ＶDDが供給され、コンデンサ１２が充電されノードＡが’Ｈ’レベルに向かう。やがてシュミットバッファ１４ａの、’Ｈ’レベル側のしきい値電圧ＶT+を超えるとシュミットバッファ１４ａから’Ｈ’レベルの信号が出力され、再度カウンタ１６とリングオシレータ１５が動作し、前述したと同様にしてカウンタ１６のカウント値が７になるまでカウントアップする。カウント値が７に達すると負論理オアゲート１７，ナンドゲート１８を経由してスイッチゲート１４ｂの制御端子１４ｃに’Ｈ’レベルの信号が入力され、スイッチゲート１４ｂからの電源電圧ＶDDの供給がストップする。このような動作を繰り返すことにより自励発振が行なわれる。
【００３１】
このように本実施形態の発振回路では、リングオシレータ１５と、そのリングオシレータ１５の発振パルスＣをカウントするカウンタ１６と、そのカウンタ１６のカウント値が７に達したときに論理が反転する負論理オアゲート１７等からなる遅延回路により所望の遅延時間を得るものであり、リングオシレータ１５は、２個のナンドゲート１５ａ、１５ｂと１７個のインバータ１５ｃからなる１９段の素子で構成されており、またカウンタ１６で０〜７までの８つの値をカウントさせているため、１９×２×７．５（カウンタ１６がカウント値７になった時点で止まるので８−０．５になる）＝２８５段分のゲートを直列接続して構成したバッファチェーンの回路と同等な遅延時間が得られる。またコンデンサ１２の放電電圧は、シュミットバッファ１４ａの、’Ｌ’レベル側のしきい値電圧ＶT-により制御されているため、そのコンデンサ１２に蓄えられた電荷は充分、かつ正確に放電される。従って、コンデンサ１２の充電にあたり、抵抗１３の値とコンデンサ１２の値との時定数により定まる充電カーブのうちの、常に安定した立ち上がりの急峻な部分を使用することができ、電源電圧の変動に対して安定した発振を行なうことができる。
【００３２】
尚、本実施形態の発振回路を構成する遅延回路のみを用いて、所望のパルス幅を確保し、このパルス幅を種々の回路に適用してもよい。
【００３３】
以上説明したように、本発明の発振回路では、小さな回路規模で電源電圧の変動に対して安定した発振を行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の発振回路を示す図である。
【図２】図１に示す発振回路の信号波形を示す図である。
【図３】特公昭６１−１２４１１号公報に提案された発振回路を示す図である。
【図４】ゲートアレイの素子を用いて構成した発振回路を示す図である。
【図５】図４に示す発振回路の各ノードの波形を示す図である。
【図６】入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにする第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【図７】バッファチェーンを伝達するパルスの消滅を防止するための第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【図８】複数のバッファと複数の負論理ノアゲートをカスケード接続して構成した回路を示す図である。
【図９】図８に示す回路の波形を示す図である。
【図１０】図４に示す発振回路を構成するバッファチェーン４２と、そのバッファチェーン４２の前段に備えられた引き延ばし回路９１を示す図である。
【符号の説明】
１１ リードピン
１２ コンデンサ
１３ 抵抗
１４ 双方向バッファ
１４ａ シュミットバッファ
１４ｂ スイッチゲート
１４ｃ 制御端子
１５ リングオシレータ
１５ａ，１５ｂ，１８ ナンドゲート
１５ｃ，１９ インバータ
１６ カウンタ
１６ａ，１６ｂ，１６ｃ，２０ フリップフロップ
１７ 負論理オアゲート
２１ 負論理ノアゲート
【発明の属する技術分野】
本発明は、ゲートアレイ等に好適な発振回路に関する。
【０００２】
【従来の技術】
従来より、相補型絶縁電界トランジスタ（ＣＭＯＳ）からなる半導体集積回路のリードピンに、コンデンサと、そのコンデンサに対し直列もしくは並列に抵抗を接続することにより構成された発振回路が知られている。このような発振回路の一例として、半導体集積回路のリードピンのうちの１つのリードピンのみに抵抗とコンデンサを接続し、かつ電源電圧の変動に対して安定した自励発振を行なう発振回路が、特公昭６１−１２４１１号公報に提案されている。
【０００３】
図３は、特公昭６１−１２４１１号公報に提案された発振回路を示す図である。
半導体集積回路の外部には、電源電圧ＶDDとグラウンドとの間に互いに直列接続された抵抗３２とコンデンサ３３が配置されている。抵抗３２とコンデンサ３３との接続点は半導体集積回路のリードピン３１に接続されている。
【０００４】
一方半導体集積回路の内部には、リードピン３１とグラウンドとの間に配置されたＮＭＯＳトランジスタ３４と、リードピン３１とＮＭＯＳトランジスタ３４のゲートとの間に配置され順次直列に接続された４個のインバータ３５，３６，３７，３８とが配置されている。
ここで、４個のインバータ３５，３６，３７，３８のうちの、図の左から２番目のインバータ３６は、入力側からの論理信号の、’Ｈ’レベルから’Ｌ’レベルへの変化を出力側に比較的速く伝達し、入力側からの論理信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するように構成されている。一方、インバータ３６の出力側に接続されたインバータ３７は、そのインバータ３６とは逆に、入力側からの論理信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的に遅く伝達し、入力側からの論理信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的速く伝達するように構成されている。
【０００５】
このように構成された発振回路では、上述したインバータ３６，３７により、ノードＤの’Ｌ’レベルがインバータ３６，３７により遅延されるため、そのノードＤの’Ｌ’レベルがノードＦに伝達されるまで時間が比較的長くかかる。従って、ＮＭＯＳトランジスタ３４が比較的長い時間オン状態になり、コンデンサ３３に蓄えられた電荷が充分に放電されノードＤがグラウンド電位に向かう。主にインバータ３６，３７による遅延時間経過後ノードＦが’Ｌ’レベルになり、これによりＮＭＯＳトランジスタ３３がオフ状態になり、抵抗３２を経由してコンデンサ３３が充電され、ノードＤの電位が’Ｈ’レベルに向かう。抵抗３２の値とコンデンサ３３の値との時定数により定まる時間経過後、初段のインバータ３５がオン状態になる。すると、インバータ３６，３７，３８を経由してＮＭＯＳトランジスタ３４が即座にオン状態になり、ノードＤが’Ｌ’レベルになる。このような動作が繰り返され発振が行われる。この発振回路では、インバータ３６，３７により、入力側からの論理信号の’Ｌ’レベルが遅延され、これによりＮＭＯＳトランジスタ３４が比較的長い時間オン状態になるためコンデンサ３３に蓄えられた電荷が充分に放電される。従って、コンデンサ３３の充電にあたり、抵抗３２の値とコンデンサ３３の値との時定数により定まる充電カーブのうちの、常に安定した立ち上がりの急峻な部分を使用することができ、電源電圧の変動に対して安定した発振を行なうことができる。
【０００６】
ここで、発振周波数ｆ0 は、
ｆ0 ＝１．４４／ＲＣ
となり、電源電圧ＶDDに依存しない安定した発振周波数が得られる。
【０００７】
【発明が解決しようとする課題】
しかし、この発振回路をゲートアレイ設計手法で設計する場合、ゲートアレイには、インバータ３６，３７のように、入力信号の、’Ｌ’レベルから’Ｈ’レベルへの変化，’Ｈ’レベルから’Ｌ’レベルへの変化を出力側に比較的遅く伝達するようなインバータは、通常存在しない。そこで、ゲートアレイの素子であるバッファ、インバータ、ナンドゲート、あるいはノアゲート等を用いた発振回路が考えられる。
【０００８】
図４は、ゲートアレイの素子を用いて構成した発振回路を示す図、図５は、図４に示す発振回路の各ノードの波形を示す図である。
ゲートアレイの外部には、そのゲートアレイのリードピン４０とグラウンドとの間に互いに並列接続された抵抗３２とコンデンサ３３が備えられている。またゲートアレイの内部には、リードピン４０に接続された、シュミットバッファ４１ａとスイッチゲート４１ｂからなる双方バッファ４１と、その双方向バッファ４１に接続された多数のバッファ４２ａからなるディレイ用のバッファチェーン４２と、双方向バッファ４１とバッファチェーン４２との間に配置されたラッチ４３とが備えられている。双方向バッファ４１を構成するスイッチゲート４１ｂの入力側には電源電圧ＶDDが入力される。またスイッチゲート４１ｂには制御端子４１ｃが設けられており、この制御端子４１ｃに’Ｈ’レベルが入力されるとスイッチゲート４１ｂを経由して電源電圧ＶDDが供給され、’Ｌ’レベルが入力されるとそのスイッチゲート４１ｂで電源電圧ＶDDが遮断される。
【０００９】
このように構成された発振回路の動作を、図５を参照して説明する。
ノードＡの電位が抵抗３２を経由して’Ｈ’レベルから’Ｌ’レベルに向かい、シュミットバッファ４１ａの、’Ｌ’レベル側のしきい値電圧ＶT-より下がると、そのシュミットバッファ４１の出力（ノードＢ）は’Ｈ’レベルから’Ｌ’レベルに変化する。するとラッチ４３がセットされ、ノードＤは’Ｈ’レベルになる。この’Ｈ’レベルがスイッチゲート４１ｃの制御端子４１ｃに入力され、これによりスイッチゲート４１ｂを経由して電源電圧ＶDDが供給される。するとコンデンサ３３が充電され、ノードＡが’Ｈ’レベルに向かう。ノードＡが’Ｈ’レベルに向かい、シュミットバッファ４１ａの、’Ｈ’レベル側のしきい値電圧ＶT+より高くなると、シュミットバッファ４１ａの出力は’Ｌ’レベルから’Ｈ’レベルに変化する。即ち、ノードＢには、図５に示すような’Ｌ’レベルのパルスが発生する。この’Ｌ’レベルのパルスはバッファチェーン４２で遅延され、ノードＣには、ノードＢのパルスが遅延された、図５に示すような’Ｌ’レベルのパルスが発生する。この’Ｌ’レベルのパルスがラッチ４３に入力され、これによりラッチ４３がリセットされる。すると、ノードＤが’Ｌ’レベルとなり、スイッチゲート４１ｂを経由して供給されている電源電圧ＶDDが遮断される。すると、コンデンサ３３の電荷が抵抗３２を経由して放電され、これによりノードＡの電位が’Ｌ’レベルに向かう。このような状態が繰り返されて発振が行なわれる。
【００１０】
しかし、図４に示す発振回路におけるディレイ用のチェーンバッファ４２は、多数のバッファ４２ａを互いに直列接続して遅延時間を稼ぐものであるため、回路規模が大きくなり問題がある。そこで、チェーンバッファ４２に代わる回路として、前述したインバータ３６の構成にみられるような、入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにするような回路を考える。入力側からの信号としては、’Ｌ’レベルの時間が数ｎＳ〜数１０ｎＳのパルス幅を有するとともにそのパルス幅よりも充分長い時間’Ｈ’レベルを維持する信号を仮定する。尚、このパルス幅はゲートアレイに使用されるバッファ２段分のディレイ時間よりも長いものとする。
【００１１】
図６は、入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにする第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【００１２】
図６（ａ）に示す第１の回路は、多数のバッファ６１ａからなるバッファチェーン６１により遅延を行なっており、端子Ａに入力された信号が充分長い間’Ｈ’レベルになった状態では、負論理オアゲート６２の全ての入力は’Ｈ’レベルとなり、従って端子Ｂからの信号は’Ｌ’レベルになる。この状態で端子Ａに入力された信号が’Ｈ’レベルから’Ｌ’レベルに変化すると、端子Ｂからの信号は即座に’Ｈ’レベルになる。また、端子Ａに入力され’Ｌ’レベルに変化した信号はバッファチェーン６１の各バッファ６１ａそれぞれに伝達される。次に端子Ａに入力された信号が再び’Ｈ’レベルに戻ると、端子Ｂから出力されている信号は’Ｌ’レベルに戻ろうとする。しかし、バッファチェーン６１の各バッファ６１ａそれぞれに伝達されている’Ｈ’レベルが、負論理オアゲート６２の全ての入力に到達するま所定の時間が必要であるため、端子Ｂからの信号はしばらく’Ｈ’レベルの状態にとどまり、その後’Ｌ’レベルになる。
【００１３】
図６（ｂ）に示す第２の回路では、端子Ａに入力される信号の、’Ｌ’レベルのパルス時間がバッファ６１ａの２段分の遅延時間と比較して長いことを利用して、負論理オアゲート６４の入力数を減らしている。
しかし、図６（ａ），（ｂ）に示す第１，第２の回路では、以下の問題が考えられる。
（１）端子Ｂから出力される、’Ｈ’レベルのパルス幅を大きくするためには、バッファ段数を増やす必要がある。すると、これに伴い負論理オアゲートの入力数が増加し、回路規模が増大する。
（２）入力信号の、’Ｌ’レベルから’Ｈ’レベルへ変化する場合の方が’Ｈ’レベルから’Ｌ’レベルへ変化する場合よりも速く信号を出力側に伝達するという特性を有するバッファでバッファチェーンを構成した場合、バッファ数が多くなり、またＬ’レベルの時間が短い幅を有するパルスが端子Ａに入力されると、バッファチェーンを伝達している間にそのパルスが途中で消滅してしまう場合がある。そこで、パルスの消滅を防止するための回路を考える。
【００１４】
図７は、バッファチェーンを伝達するパルスの消滅を防止するための第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
図７（ａ）に示す第１の回路は、２段のバッファ７１ａからなるディレイ回路７１と負論理ノアゲート７２とから構成されたパルス引き延ばし回路７３で、バッファ７１ａ２段分の時間づつパルス幅を増加して、端子Ａに入力されたパルスの幅を引き延ばすことによりパルスが途中で消滅するという問題を解決している。
【００１５】
図７（ｂ）に示す第２の回路は、図７（ａ）に示す第１の回路を応用したものであり、この第２の回路では、後段に接続されたパルス引き延ばし回路７３ほどバッファ７１ａが増設されている。このため、後段のパルス引き延ばし回路７３になるにつれパルス幅が大きく引き延ばされることになり、少ない負論理ノアゲート７２で効率よく回路が構成されている。
【００１６】
図８は、複数のバッファと複数の負論理ノアゲートをカスケード接続して構成した回路を示す図、図９は、図８に示す回路の波形を示す図である。
図８に示す回路は、前段の、順次直列接続された５個のバッファ８１それぞれと、後段の、互いに直列接続された５個の負論理オアゲート８２それぞれとがカスケード接続されている。
【００１７】
図９には、端子Ａに入力されたパルスと、各バッファ８１の出力波形と、各負論理ノアゲート８２の出力波形と、端子Ｂに伝達された波形とが示されている。（ここでは便宜上、入力に対する、バッファ８１，負論理ノアゲート８２それぞれのディレイは同一とする）。図９に示すように、端子Ａに入力されたパルスは、およそ９段分のバッファ８１による引き延ばしが行なわれており、この引き延ばされたパルスが端子Ｂに出力されている。
【００１８】
図１０は、図４に示す発振回路を構成するバッファチェーン４２と、そのバッファチェーン４２の前段に備えられた引き延ばし回路９１を示す図である。
図４に示す発振回路のバッファチェーン４２を構成するにあたり、バッファの段数を多くすると、ノードＢの’Ｌ’レベルのパルスが途中で消滅する場合がある。そこで、多段に構成されたバッファチェーン４２の前段にパルス引き延ばし回路９１を接続し、このパルス引き延ばし回路９１でパルス幅を引き延ばしてからバッファチェーン４２にパルスを伝搬させることにより、そのバッファチェーン４２でパルスが消滅することを防止している。
【００１９】
しかし、バッファチェーン４２によるディレイが１００ｎＳ必要な場合は、例えばバッファ４２ａ１個あたりの遅延を０．５ｎＳとすると、そのバッファチェーン５２には、１００ｎｓ÷０．５ｍＳ＝２００個のバッファ４２ａが必要であり、回路規模が大きくなるという問題がある。また、このバッファチェーン４２に代わる、前述した図６に示すバッファチェーンと負論理オアゲートからなる回路構成においても、やはり多数のバッファが必要である。
【００２０】
またバッファチェーンにより大きなディレイを得ようとすると、バッファ数が多くなるため、入力されたパルスがバッファチェーンを伝達している間に途中で消滅する場合があり、その場合パルス引き延ばし回路が必要になり、回路規模が一層大きくなるという問題が発生する。
本発明は、上記事情に鑑み、小さな回路規模で電源電圧の変動に対して安定した発振を行なう発振回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成する本発明の発振回路は、
（２−１）コンデンサ
（２−２）そのコンデンサに対し直列もしくは並列に配設され、そのコンデンサを充電もしくは放電する抵抗
（２−３）上記コンデンサに対し充電と放電とのうち上記抵抗とは逆の作用をなす、上記コンデンサとグラウンドもしくは電源との間に配置された、制御信号により接断自在なスイッチ回路
（２−４）自励発振を行なって周期的な発振パルスを出力するリングオシレータ
（２−５）入力された二値論理信号のうちの一方の論理の信号でリセットされ、その二値論理信号が他方の論理状態にある時に上記リングオシレータの発振パルスをカウントするカウンタ
（２−６）上記カウンタが所定のカウント値に達した時に論理が反転する、上記スイッチ回路を接断するための制御信号を出力するゲート回路
を備えたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態の発振回路を示す図である。
図１に示す発振回路には、ゲートアレイの外部に、一端がそのゲートアレイのリードピン１１に接続され他端がグラウンドに接続されたコンデンサ１２と、そのコンデンサ１２に対し並列に配設され、そのコンデンサ１２を充電もしくは放電する抵抗１３とが備えられている。またゲートアレイの内部に、リードピン１１と接続された、シュミットバッファ１４ａとスイッチゲート１４ｂ（本発明にいうスイッチ回路）からなる双方向バッファ１４が備えられている。スイッチゲート１４ｂの入力側には電源電圧ＶDDが入力されている。またスイッチゲート１４ｂは、制御端子１４ｃを備えており、この制御端子１４ｃに’Ｌ’レベルの信号が入力されると、スイッチゲート１４ｂを経由して電源電圧ＶDDが出力され、その電源電圧ＶDDでコンデンサ１２が充電される。一方、制御端子１４ｃに’Ｈ’レベルの信号が入力されると、そのスイッチゲート１４ｂで電源電圧ＶDDが遮断され、コンデンサ１２に充電された電荷が抵抗１３を経由してグラウンドに放電される。
【００２４】
またこの発振回路には、２個のナンドゲート１５ａ，１５ｂと、１７個のインバータ１５ｃからなるリングオシレータ１５が備えられている。このリングオシレータ１５は、自励発振を行なって周期的な発振パルスＣをナンドゲート１５ａから出力する。
さらにこの発振回路には、３個のフリップフロップ１６ａ，１６ｂ，１６ｃからなるカウンタ１６が備えられている。このカウンタ１６は、負論理ノアゲート２１からの信号Ｂのうちの’Ｌ’レベルの信号でリセットされる。一方、負論理ノアゲート２１からの信号Ｂのうちの’Ｈ’レベルの信号が入力された状態にある時にリングオシレータ１５の発振パルスＣをカウントし、カウント値が７に達した時に負論理オアゲート１７から信号Ｄとして’Ｌ’レベルの信号を出力する。
【００２５】
また、スイッチゲート１４ｂの制御端子１４ｃに入力するための制御信号を出力するナンドゲート１８も備えられている。さらに、カウンタ１６からのパルスを、負論理オアゲート１７，インバータ１９を経由して入力し、入力されたパルスを２分周してディーティ比５０％の発振信号Ｅを出力するフリップフロップ２０も備えられている。
【００２６】
ナンドゲート１８，フリップフロップ２０、および負論理ノアゲート２１には、発振をイネーブルもしくはディスエーブルにするための信号ＥＮＢが入力される。
このように構成された発振回路の動作について、図２を参照して説明する。
図２は、図１に示す発振回路の信号波形を示す図である。
【００２７】
発振回路に、先ず、’Ｌ’レベルの信号ＥＮＢが入力される。するとナンドゲート１８の入力は’Ｌ’レベルになり、ナンドゲート１８から’Ｈ’レベルの信号が出力される。この’Ｈ’レベルの信号が双方向バッファ１４を構成するスイッチゲート１４ｂの制御端子１４ｃに入力され、これによりスイッチゲート１４ｂで電源電圧ＶDDが遮断される。すると、コンデンサ１２に充電された電圧が抵抗１３を経由して放電される。
【００２８】
またフリップフロップ２０のリセット端子には、’Ｌ’レベルの信号ＥＮＢが入力されるため、フリップフロップ２０はリセットされ、そのフリップフロップ２０からの発振信号Ｅは’Ｌ’レベルの状態になる。また、負論理ノアゲート２１にも’Ｌ’レベルの信号ＥＮＢが入力されるため、負論理ノアゲート２１から’Ｌ’レベルの信号Ｂが出力され、これによりカウンタ１６を構成する各フリップフロップ１６ａ，１６ｂ，１６ｃもリセットされる。従って、カウンタ１６の各ビット（各フリップフロップ１６ａ，１６ｂ，１６ｃの出力）は全て０になり、負論理オアゲート１７から’Ｈ’レベルの信号Ｄが出力される。一方、リングオシレータ１５の状態は、ナンドゲート１５ｂの一方の入力に負論理ノアゲート２１からの’Ｌ’レベルの信号Ｂが入力されているため、ナンドゲート１５ｂから’Ｈ’レベルの信号が出力され、そのナンドゲート１５ｂの出力側に接続された次段のインバータ１５ｃの出力には’Ｌ’レベルの信号が出力され、その次のインバータ１５ｃの出力には’Ｈ’レベルの信号が出力される。このようにして１６個のインバータ１５ｃを経由し、ナンドゲート１５ａの一方の入力に’Ｈ’レベルの信号が入力される。またナンドゲート１５ａの他方の入力には、負論理オアゲート１７からの’Ｈ’レベルの信号が入力されているため、ナンドゲート１５ａから’Ｌ’レベルの信号Ｃが出力される。
【００２９】
次に信号ＥＮＢが’Ｌ’レベルから’Ｈ’レベルに変化する。すると、この’Ｈ’レベルの信号ＥＮＢがナンドゲート１８の一方に入力され、またナンドゲート１８の他方には負論理オアゲート１７からの’Ｈ’レベルの信号Ｄが入力されているため、ナンドゲート１８から’Ｌ’レベルの信号が出力される。すると、スイッチゲート１４ｂの制御端子１４ｃに’Ｌ’レベルの信号が入力され、これによりスイッチゲート１４ｂを経由して電源電圧ＶDDが供給されコンデンサ１２が充電される。このようにして、ノードＡが、図２に示すように’Ｈ’レベルに向かう。ここでシミュットバッファ１４ａの、’Ｈ’レベル側のしきい値電圧ＶT+まで上昇すると、そのシュミットバッファ１４ａから’Ｈ’レベルの信号が出力される。この’Ｈ’レベルの信号は負論理ノアゲート２１の一方に入力される。ここで、負論理ノアゲート２１の他方には、’Ｈ’レベルの信号ＥＮＢが入力されているため、負論理ノアゲート２１から’Ｈ’レベルの信号Ｂが出力される。この’Ｈ’レベルの信号Ｂがリングオシレータ１５を構成するナンドゲート１５ｂと、カウンタ１６を構成するフリップフロップ１６ａ，１６ｂ，１６ｃのリセット端子とに入力され、これによりリングオシレータ１５とカウンタ１６とが動作可能になり、リングオシレータ１５が自励発振し、カウンタ１６を構成するフリップフロップ１６ａのクロック端子にリングオシレータ１５からの発振パルスＣが入力され、入力された発振パルスＣがカウンタ１６で０→１→２→３…とカウントアップされる。カウントアップはリングオシレータ１５の信号が伝搬する２周分の時間毎に行なわれる。カウンタ１６でカウントアップされカウント値が７（フリップフロップ１６ａ，１６ｂ，１６ｃの出力が全て１（’Ｈ’レベル））に達すると、負論理オアゲート１７から’Ｌ’レベルの信号Ｄが出力され、これによりリングオシレータ１５を構成するナンドゲート１５ａの一方が’Ｌ’レベルになるのでリングカウンタ１５はストップする。また、ナンドゲート１８から’Ｈ’レベルの信号が出力され、スイッチゲート１４ｂからの電源電圧ＶDDの供給がストップし、コンデンサ１２に充電された電荷が抵抗１３を経由して放電され、徐々に’Ｌ’レベルへ向かう。
【００３０】
シュミットバッファ１４ａの、’Ｌ’レベル側のしきい値電圧ＶT-まで放電されると、シュミットバッファ１４ａから’Ｌ’レベルの信号が出力される。すると、負論理ノアゲート２１の出力信号Ｂが’Ｈ’レベルから’Ｌ’レベルに変化し、カウント１６はリセットされフリップフロップ１６ａ，１６ｂ，１６ｃの出力が全て０（’Ｌ’レベル）になる。このため、負論理オアゲート１７の出力信号Ｄは’Ｌ’レベルから’Ｈ’レベルに変化し、この’Ｈ’レベルの信号Ｄがナンドゲート１８の一方に入力される。ナンドゲート１８の他方には’Ｈ’レベルの信号ＥＮＢが入力されているため、ナンドゲート１８から’Ｌ’レベルの信号が出力される。すると、スイッチゲート１４ｂを経由して再度電源電圧ＶDDが供給され、コンデンサ１２が充電されノードＡが’Ｈ’レベルに向かう。やがてシュミットバッファ１４ａの、’Ｈ’レベル側のしきい値電圧ＶT+を超えるとシュミットバッファ１４ａから’Ｈ’レベルの信号が出力され、再度カウンタ１６とリングオシレータ１５が動作し、前述したと同様にしてカウンタ１６のカウント値が７になるまでカウントアップする。カウント値が７に達すると負論理オアゲート１７，ナンドゲート１８を経由してスイッチゲート１４ｂの制御端子１４ｃに’Ｈ’レベルの信号が入力され、スイッチゲート１４ｂからの電源電圧ＶDDの供給がストップする。このような動作を繰り返すことにより自励発振が行なわれる。
【００３１】
このように本実施形態の発振回路では、リングオシレータ１５と、そのリングオシレータ１５の発振パルスＣをカウントするカウンタ１６と、そのカウンタ１６のカウント値が７に達したときに論理が反転する負論理オアゲート１７等からなる遅延回路により所望の遅延時間を得るものであり、リングオシレータ１５は、２個のナンドゲート１５ａ、１５ｂと１７個のインバータ１５ｃからなる１９段の素子で構成されており、またカウンタ１６で０〜７までの８つの値をカウントさせているため、１９×２×７．５（カウンタ１６がカウント値７になった時点で止まるので８−０．５になる）＝２８５段分のゲートを直列接続して構成したバッファチェーンの回路と同等な遅延時間が得られる。またコンデンサ１２の放電電圧は、シュミットバッファ１４ａの、’Ｌ’レベル側のしきい値電圧ＶT-により制御されているため、そのコンデンサ１２に蓄えられた電荷は充分、かつ正確に放電される。従って、コンデンサ１２の充電にあたり、抵抗１３の値とコンデンサ１２の値との時定数により定まる充電カーブのうちの、常に安定した立ち上がりの急峻な部分を使用することができ、電源電圧の変動に対して安定した発振を行なうことができる。
【００３２】
尚、本実施形態の発振回路を構成する遅延回路のみを用いて、所望のパルス幅を確保し、このパルス幅を種々の回路に適用してもよい。
【００３３】
以上説明したように、本発明の発振回路では、小さな回路規模で電源電圧の変動に対して安定した発振を行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の発振回路を示す図である。
【図２】図１に示す発振回路の信号波形を示す図である。
【図３】特公昭６１−１２４１１号公報に提案された発振回路を示す図である。
【図４】ゲートアレイの素子を用いて構成した発振回路を示す図である。
【図５】図４に示す発振回路の各ノードの波形を示す図である。
【図６】入力側からの信号の、’Ｈ’レベルから’Ｌ’レベルの変化を出力側に比較的速く伝達するとともに出力側を’Ｌ’レベルから’Ｈ’レベルにし、また入力側からの信号の、’Ｌ’レベルから’Ｈ’レベルへの変化を出力側に比較的遅く伝達するとともに出力側を’Ｈ’レベルから’Ｌ’レベルにする第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【図７】バッファチェーンを伝達するパルスの消滅を防止するための第１の回路を示す図（ａ）、および第２の回路を示す図（ｂ）である。
【図８】複数のバッファと複数の負論理ノアゲートをカスケード接続して構成した回路を示す図である。
【図９】図８に示す回路の波形を示す図である。
【図１０】図４に示す発振回路を構成するバッファチェーン４２と、そのバッファチェーン４２の前段に備えられた引き延ばし回路９１を示す図である。
【符号の説明】
１１ リードピン
１２ コンデンサ
１３ 抵抗
１４ 双方向バッファ
１４ａ シュミットバッファ
１４ｂ スイッチゲート
１４ｃ 制御端子
１５ リングオシレータ
１５ａ，１５ｂ，１８ ナンドゲート
１５ｃ，１９ インバータ
１６ カウンタ
１６ａ，１６ｂ，１６ｃ，２０ フリップフロップ
１７ 負論理オアゲート
２１ 負論理ノアゲート
Claims (1)
- コンデンサと、
該コンデンサに対し直列もしくは並列に配設され、該コンデンサを充電もしくは放電する抵抗と、
前記コンデンサに対し充電と放電とのうち前記抵抗とは逆の作用をなす、前記コンデンサとグラウンドもしくは電源との間に配置された、制御信号により接断自在なスイッチ回路と、
自励発振を行なって周期的な発振パルスを出力するリングオシレータと、
入力された二値論理信号のうちの一方の論理の信号でリセットされ、該二値論理信号が他方の論理状態にある時に前記リングオシレータの発振パルスをカウントするカウンタと、
前記カウンタが所定のカウント値に達した時に論理が反転する、前記スイッチ回路を接断するための制御信号を出力するゲート回路とを備えたことを特徴とする発振回路。
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| JPH1032473A (ja) | 1998-02-03 |
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