JPS63139488A - 画像信号速度変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明器カ、パルス変調された画像デジタル信号の速度
変換手段に関する。

〔概要〕

本発明は、並列画像信号の速度をわずかに低い速度へ変
換する方式において、 画像信号を一時記憶するエラスチックストアの書込手段
および読出手段に入力されるクロックの１ビツトを、こ
の手段の出力の位相差に基づいて抜き取ることにより、 画像信号の同期パルスまたは等化パルスのパルス幅を変
化させることができるようにしたものである。

〔従来の技術〕

従来のパルス変調された画像デジタル信号の速度変換で
は、第２図に示すように、デジタルアナログ変換器６０
のデータ入力端子５１〜５８にデータ信号を入力しまた
クロック入力端子５９にクロックを入力してアナログ信
号を変換出力端子６１がらとり出し、このアナログ信号
をアナログデジタル変換器６３の変換入力端子６２に接
続し、アナログデジタル変換器６０のクロック入力端子
５９に接続されたクロックとは周波数の異なるクロック
をクロック入力端子７２に接続してデータ出力端子６４
〜７１がらデータ信号を取り出す方法が用いられていた
。

〔発明が解決しようとする問題点〕 このような従来の画像デジタル速度変換方法では、デジ
タル信号をいったんアナログ信号にもどし、さらにこの
アナログ信号をデジタル信号に符号化しているので、画
像品質が劣化する欠点がある。

本発明はこのような欠点を除去するもので、画像品質の
劣化を伴わない画像信号速度変換装置を提供することを
目的とする。

〔問題点を解決するための手段〕

本発明は、ひとつのクロック周波数を有するＮビット（
Ｎは２以上の整数）並列の画像信号を入力し、この画像
信号のクロック周波数をこのひとつの周波数よりわずか
に低い他の周波数に変換して出力する画像信号速度変換
装置において、入力する画像信号の同期パルスを検出す
る検出手段と、Ｎ個のエラスチックストアと、上記ひと
つのクロックに基づいて、このエラスチックストアへの
書込タイミング信号を発生する書込カウンタと、上記他
のクロックに基づいて、上記エラスチックストアへの読
出タイミング信号を発生する読出カウンタと、上記書込
カウンタの出力の位相とこの読出カウンタの出力の位相
とを比較する位相比較手段と、この位相比較手段の出力
に基づいて、上記書込カウンタまたは上記読出カウンタ
に入力されるクロックを１ビット抜き取るクロック抜取
手段とを備えたことを特徴とする。

また、同期パルスが画像信号の水平同期パルスであって
もよい。

また、同期パルスが画像信号の垂直同期パルスであって
もよい。

〔作用〕

位相比較手段で、書込カウンタの出力の位相と読出カウ
ンタの出力の位相とが比較され、書込カウンタの出力の
位相が読出カウンタの出力の位相よりも１ビット近く進
んでいることが検出され、かつ画像信号同期パルスの検
出部で水平同期パルスまたは垂直同期パルスが検出され
ると、ただちに書込カウンタに人力されるクロックが１
ビット抜き取られ、また、書込カウンタの出力の位相が
読出カウンタの出力の位相よりも１ビット近く遅れてい
ることが検出され、かつ画像信号の同期パルスの検出部
で水平同期パルスまたは垂直同期パルスが検出されると
、ただちに読出カウンタに入力されるクロックが１ビッ
ト抜き取られる。これにより、画像信号の同期パルスの
パルス幅を変化させて画像信号の速度変換を行う。

〔実施例〕

以下、本発明実施例を図面に基づいて説明する。

第１図は、本発明の一実施例の構成を示す回路接続図で
ある。この実施例は、８ビット並列ＰｃＭ画像信号のク
ロック周波数がわずかに異なる２点間のインターフェー
スの場合を示す。このインターフェース回路のデータ入
力端子１〜８に８ビツトの並列ＰＣＭ画像データ信号が
入力される。

クロック入力端子９には、データ入力端子１〜８に入力
されるデータのクロックが入力される。このクロック入
力端子９に入力されたクロックは、クロック抜取口路２
８を通り、書込カウンタ２９に入力される。書込カウン
タ２９はデータ入力端子１〜８に入力されたデータ信号
をエラスチックストア１０〜１７に書き込むタイミング
パルスを発生し、このタイミングパルスに応じてデータ
入力端子１〜８に入力されたデータ信号はエラスチック
ストア１０〜１７にそれぞれ書き込まれる。クロック入
力端子９から入力されるクロック周波数とはわずかに異
なる周波数のクロックがもう一方のクロック入力端子２
６に入力され、入力されたクロック信号はクロック抜取
回路３２を通り読出カウンタ３１に入力される。この読
出カウンタ３１が発生するタイミングパルスに応じてエ
ラスチックストア１０〜１７からデータ信号が読出され
、それぞれデータ出力端子１８〜２５に出力される。

書込カウンタ２９の出力と読出カウンタ３１の出力を位
相比較器３０で比較し、書込カウンタ２９の出力位相が
読出カウンタ３１の出力の位相よりも１ビット近く進む
と、同期パルス検出回路２７で画像信号の同期パルスま
たは等化パルスを検出したときに、データ入力端子１〜
８に入力される８ビア）ＰＣＭ画像並列信号からクロッ
ク抜取回路２８で書込カウンタ２９に入力されるクロッ
クの１ビツトを抜取る。この場合に、データ出力端子１
８〜２５に現れる８ビツトＰｃＭ画像並列信号をアナロ
グ信号に復調すると、１ビツトが抜取られた同期パルス
または等化パルスのパルス幅は１クロック周期だけ短く
なる。

書込カウンタ２９の出力位相が読出カウンタ３１の出力
位相よりも１ビット近く遅れると、画像信号同期パルス
または等化パルスを検出したときに、クロックデータ入
力端子１〜８に入力される８ビツトＰｃＭ画像並列信号
からクロック抜取回路３２でｔｌｔ出カウンタ３１に入
力されるクロックの１ビツトを抜取る。この場合にデー
タ出力端子１８〜２５に現れる８ピツ）ＰＣＭ画像並列
信号をアナログ信号に復調すると、１ビツトが抜き取ら
れた同期パルスまたは等化パルスのパルス幅はｌクロッ
ク周期だけ長くなる。

（発明の効果〕 本発明は、以上説明したように、Ｎビット（Ｎは任意の
整数）並列ＰＣＭ画像信号に対し画像信号の同期パルス
または等化パルスの部分のＮビット並列ＰＣＭ画像信号
の１クロック分を抜きとるかまたは１つ前の並列ＰＣＭ
画像信号をもう１度挿入してクロック周波数の異なるデ
ータ信号に変換するので、従来例のようにいったんアナ
ログ信号に復調して再度ＰＣＭ化する方法に比べて、こ
の変換に伴う画像品質の劣化が生じない効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。 第２図は従来例の構成を示すブロック構成図。 １〜８．５１〜５８・・・データ入力端子、９．２６．
５９．７２・・・クロック入力端子、１０〜１７・・・
エラスチックストア、１８〜２５．６４〜７１・・・デ
ータ出力端子、２７・・・同期パルス検出回路、２８・
・・クロック抜取口路、２９・・・書込カウンタ、３０
・・・位相比較器、３１・・・読出カウンタ、６０・・
・デジタルアナログ変換器、６１・・・変換出力端子、
６２・・・変換入力端子、６３・・・アナログデジタル
変換器。

Claims (3)

【特許請求の範囲】
1. （１）ひとつのクロック周波数を有するＮビット（Ｎは
   ２以上の整数）並列の画像信号を入力し、この画像信号
   のクロック周波数をこのひとつの周波数よりわずかに低
   い他の周波数に変換して出力する画像信号速度変換装置
   において、 入力する画像信号の同期パルスを検出する検出手段と、 Ｎ個のエラスチックストアと、 上記ひとつのクロックに基づいて、このエラスチックス
   トアへの書込タイミング信号を発生する書込カウンタと
   、 上記他のクロックに基づいて、上記エラスチックストア
   への読出タイミング信号を発生する読出カウンタと、 上記書込カウンタの出力の位相とこの読出カウンタの出
   力の位相とを比較する位相比較手段と、この位相比較手
   段の出力に基づいて、上記書込カウンタまたは上記読出
   カウンタに入力されるクロックを１ビット抜き取るクロ
   ック抜取手段とを備えたことを特徴とする画像信号速度
   変換装置。
2. （２）同期パルスが画像信号の水平同期パルスである特
   許請求の範囲第（１）項に記載の画像信号速度変換装置
   。
3. （３）同期パルスが画像信号の垂直同期パルスである特
   許請求の範囲第（１）項に記載の画像信号速度変換装置
   。