JPS5936447A - デイジタル信号の圧縮回路 - Google Patents
デイジタル信号の圧縮回路Info
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- JPS5936447A JPS5936447A JP14585582A JP14585582A JPS5936447A JP S5936447 A JPS5936447 A JP S5936447A JP 14585582 A JP14585582 A JP 14585582A JP 14585582 A JP14585582 A JP 14585582A JP S5936447 A JPS5936447 A JP S5936447A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/007—Volume compression or expansion in amplifiers of digital or coded signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号の圧縮回路に係り、特に差分パ
ルス符号変調信号（ＤＰＣＭ信号）を、低い伝送ビット
レートで伝送できるディジタル信号の圧縮回路に関する
。
ルス符号変調信号（ＤＰＣＭ信号）を、低い伝送ビット
レートで伝送できるディジタル信号の圧縮回路に関する
。
従来技術
従来より、読値の複数個の標本値から適当な演算を行な
って次の標本値の予測値を求め、それと実際の標本値と
の差信号を符号化して伝送する予測符号化が知られてお
り、標本値間の相関が大きい信号はど予測精度が上がり
、差信号の実効振幅が減少し、それが符号化ビット数の
直接的な節減に相当するので高能率の符号化ができると
いう萄長を有している。上記の符号化にパルス符号変調
（ＰＣＭ）を用いるのが、ＤＰＣＭであり、その符号器
及び復号器の構成の一例について第１図（Ａ） 、 （
Ｂ）に示すブロック系統図と共に説明する。
って次の標本値の予測値を求め、それと実際の標本値と
の差信号を符号化して伝送する予測符号化が知られてお
り、標本値間の相関が大きい信号はど予測精度が上がり
、差信号の実効振幅が減少し、それが符号化ビット数の
直接的な節減に相当するので高能率の符号化ができると
いう萄長を有している。上記の符号化にパルス符号変調
（ＰＣＭ）を用いるのが、ＤＰＣＭであり、その符号器
及び復号器の構成の一例について第１図（Ａ） 、 （
Ｂ）に示すブロック系統図と共に説明する。
第１図（５）において、入力端子１に入来したアナログ
情報信号（例えはオーディオ信号、ビデオ信号）は、Ａ
ＧＣ回路２を通してＡ／Ｄ変換器３に供給され、ここで
アナログ−ディジタル変換されてＰＣＭ信号とされる。
情報信号（例えはオーディオ信号、ビデオ信号）は、Ａ
ＧＣ回路２を通してＡ／Ｄ変換器３に供給され、ここで
アナログ−ディジタル変換されてＰＣＭ信号とされる。
このＰＣＭ信号は減算器５の非反転入力端子に供給され
る一万、遅延回路４に供給され、ここで例えは１椰本期
間遅延された後、減算器５の反転入力端子に印加される
。
る一万、遅延回路４に供給され、ここで例えは１椰本期
間遅延された後、減算器５の反転入力端子に印加される
。
これにより、ｔＦＩＣ算器５からはＡ／ｌ）変押器３の
出力Ｐ ＣＭ信号から遅延回路４の出力遅延ＰＣＭ信号
を差し引いて得た差分信号が取り出される。
出力Ｐ ＣＭ信号から遅延回路４の出力遅延ＰＣＭ信号
を差し引いて得た差分信号が取り出される。
この差分信号はＡ／Ｄ変換器３の出力ＰＣＭ信号に比し
、レベル分布範囲が通常かなり狭いので、量子化数を減
らすことが可能となる。そこで、この差分信号は圧縮回
路６に供給され、ここで直線量子化、折線量子化、可変
長量子化、適応形制御又は非線形量子化のうちのいずれ
か−に基づいて圧縮が行なわれ伝送ビットレートを低く
される。
、レベル分布範囲が通常かなり狭いので、量子化数を減
らすことが可能となる。そこで、この差分信号は圧縮回
路６に供給され、ここで直線量子化、折線量子化、可変
長量子化、適応形制御又は非線形量子化のうちのいずれ
か−に基づいて圧縮が行なわれ伝送ビットレートを低く
される。
なお、直線量子化は高周波数、大入力時に歪を生じやす
く、適応形制御及び可変長量子化は回路が複雑であるの
で、一般には折線量子化又は非線形量子化が採用される
。
く、適応形制御及び可変長量子化は回路が複雑であるの
で、一般には折線量子化又は非線形量子化が採用される
。
圧縮回路６から取り出されたＤＰＣＭ信号は、出力端子
７より記録媒体（例えば磁気テープ、ディスクなど）そ
の他の伝送路を介し゛Ｃ第１図０３）に示す復号器の入
力端子８より伸長回路９に供給される。伸長回路９は圧
縮回路６とは逆の動作を行なってＤＰＣＭ信号をもとの
差分信号に戻す。加算器１０はその出力ディジタル４ｍ
号を遅延回路１１により例えば１標本期間遅延された遅
延信号と上記伸長回路９よりの差分信号と・を夫々加算
しても七のＰＣＭ信号を得る。このＰＣＭ信号はＤ／Ａ
変換器１２によりティシタルーアナログ変換されてアナ
ログ信号とされた後出力端子１３より取り出される。
７より記録媒体（例えば磁気テープ、ディスクなど）そ
の他の伝送路を介し゛Ｃ第１図０３）に示す復号器の入
力端子８より伸長回路９に供給される。伸長回路９は圧
縮回路６とは逆の動作を行なってＤＰＣＭ信号をもとの
差分信号に戻す。加算器１０はその出力ディジタル４ｍ
号を遅延回路１１により例えば１標本期間遅延された遅
延信号と上記伸長回路９よりの差分信号と・を夫々加算
しても七のＰＣＭ信号を得る。このＰＣＭ信号はＤ／Ａ
変換器１２によりティシタルーアナログ変換されてアナ
ログ信号とされた後出力端子１３より取り出される。
発明が解決しようとする間鴎点
第１図（５）に示す減算器５の入力ＰＣＭ信号が夫々１
２ビツトであるものとすると、その出力差分信号は１３
ビツトとなる。圧縮回路６はこの１３ビツトのディジタ
ル信号（差分信号）を例えば折れ線圧縮をして８ビツト
にして出力するものとすると、このときの圧縮計算には
８（ビット） ｘ ２１３（ワード〕のリード・オンリ
・メモリ（ＲＯＪ、すなわち８にバイトのＲＯＭから読
み出したデータを会衆とし、回路構成が複雑で高価であ
るという欠点があった。
２ビツトであるものとすると、その出力差分信号は１３
ビツトとなる。圧縮回路６はこの１３ビツトのディジタ
ル信号（差分信号）を例えば折れ線圧縮をして８ビツト
にして出力するものとすると、このときの圧縮計算には
８（ビット） ｘ ２１３（ワード〕のリード・オンリ
・メモリ（ＲＯＪ、すなわち８にバイトのＲＯＭから読
み出したデータを会衆とし、回路構成が複雑で高価であ
るという欠点があった。
そこで、本発明は圧縮計算を行なう前に上位の１又は複
数ビットをリミットすることにより、回路構成が簡単で
安価なディジタル信号の圧縮回路を提供するこ吉を目的
とする。
数ビットをリミットすることにより、回路構成が簡単で
安価なディジタル信号の圧縮回路を提供するこ吉を目的
とする。
問題点を解決するための手段
本発明は、−障子化ビット数ｎの２の補数表現された入
力ディジタル信号の上位の０１ビツト（ただし、ｍは複
数で、ｎ−ｍ）ｋ）の値がすべて同−論理値か否かを検
出する検出回路と、入力ディジタル１８号が第１のデー
タ入力端子に供給され、（ｎ−ｍ＋１）ビットの最大値
が第２の１−タ入力喘子に供給され、更に上記検出回路
の出力検出信号がセレクト端子に印加されて入力ディジ
タル信号の上位のｍビットがすべて同−論理値のときは
入力ディジタル信号の下位仙の（ｎ −ｍ ）ビットに
符号ビットを付加した計（ｎ−ｍ＋１）ビットのデータ
を出力し、−上記ｍビットが異なる調理１直のときは正
又は負の（ｎ−ｍ＋１）ビットの最大値のデータを出力
するデータセレクタ手段と、このデータセレクタ手段の
（ｎ−ｍ＋１）ビットのディジタル信号を更に１ビツト
以上の一定ビット数を低減してにビットのディジタル信
号を出力する圧縮器とより構成したものであり、以下そ
の一実施例について第２図乃至第４図七共に説明する。
力ディジタル信号の上位の０１ビツト（ただし、ｍは複
数で、ｎ−ｍ）ｋ）の値がすべて同−論理値か否かを検
出する検出回路と、入力ディジタル１８号が第１のデー
タ入力端子に供給され、（ｎ−ｍ＋１）ビットの最大値
が第２の１−タ入力喘子に供給され、更に上記検出回路
の出力検出信号がセレクト端子に印加されて入力ディジ
タル信号の上位のｍビットがすべて同−論理値のときは
入力ディジタル信号の下位仙の（ｎ −ｍ ）ビットに
符号ビットを付加した計（ｎ−ｍ＋１）ビットのデータ
を出力し、−上記ｍビットが異なる調理１直のときは正
又は負の（ｎ−ｍ＋１）ビットの最大値のデータを出力
するデータセレクタ手段と、このデータセレクタ手段の
（ｎ−ｍ＋１）ビットのディジタル信号を更に１ビツト
以上の一定ビット数を低減してにビットのディジタル信
号を出力する圧縮器とより構成したものであり、以下そ
の一実施例について第２図乃至第４図七共に説明する。
実施例
第２図は本発明になるディンタル信号の圧縮回路の一実
施例の回路系統図について示す傘寺。本発明回路は第１
図（〜に示す圧縮回路６の改良（こ関するものであり、
第２：Ａに示す入力端子１５−１〜１５−１３には１３
ビツトのディジタル１言号（具体的Ｃごは前記差分信号
）が入来する。この１３ビツトの差分信号は例えば２の
補数表示で表わされ、そのモースト・シグニフイカント
・ビット（ＭＳＢ）は符号ビットであり、入力端子１５
−１３に供給される。イメヒって、入力端子１５−１に
は１３ビツトの差分信号のリースト・シグニフイカント
・ビット（ＬＳＢ）が供給される。また入力端子１６−
１〜１６−１０には」０ビツトの正の最大値、すなわち
ｒ０］、１１１１１１．１１Ｊが入来する。
施例の回路系統図について示す傘寺。本発明回路は第１
図（〜に示す圧縮回路６の改良（こ関するものであり、
第２：Ａに示す入力端子１５−１〜１５−１３には１３
ビツトのディジタル１言号（具体的Ｃごは前記差分信号
）が入来する。この１３ビツトの差分信号は例えば２の
補数表示で表わされ、そのモースト・シグニフイカント
・ビット（ＭＳＢ）は符号ビットであり、入力端子１５
−１３に供給される。イメヒって、入力端子１５−１に
は１３ビツトの差分信号のリースト・シグニフイカント
・ビット（ＬＳＢ）が供給される。また入力端子１６−
１〜１６−１０には」０ビツトの正の最大値、すなわち
ｒ０］、１１１１１１．１１Ｊが入来する。
上記１３ビットの差分信号のうち入力端子１５−１０〜
１５−１に入来した下イＳ７側の１０ビツトの信号は、
データセレクタ１７のＷ、１のデータ入力端千人に並夕
１１に印加され、他力、入力端子１６−１〜１６−１０
に入来した１０ヒツトの正の最大１［Ｃを示すデータは
データセレクタ１７の第２のデータ入力端子Ｈに並列ｌ
こ印υ口される。このデータセレクタ］７は例えｔオフ
４ＬＳ１５７なる製管の和積回路が３個用いたｗｔ成と
されており、後述するセレクトｉ子Ｓ及びゲートａＡ子
Ｇの入力信号の値ｌこよって、１０ビツトの出力端子Ｙ
には次表に示す信号が選択出力される。
１５−１に入来した下イＳ７側の１０ビツトの信号は、
データセレクタ１７のＷ、１のデータ入力端千人に並夕
１１に印加され、他力、入力端子１６−１〜１６−１０
に入来した１０ヒツトの正の最大１［Ｃを示すデータは
データセレクタ１７の第２のデータ入力端子Ｈに並列ｌ
こ印υ口される。このデータセレクタ］７は例えｔオフ
４ＬＳ１５７なる製管の和積回路が３個用いたｗｔ成と
されており、後述するセレクトｉ子Ｓ及びゲートａＡ子
Ｇの入力信号の値ｌこよって、１０ビツトの出力端子Ｙ
には次表に示す信号が選択出力される。
ただし、上記表中、ゲート端子Ｇに「１」 、セレクト
端子Ｓに１０」なる信号が入来することは第２図に示す
回路構成ではありえないので、そのときの出力端子Ｙか
らの出力は「×」で示して沙）す、また出力端子￥の出
力「０」は１０ビツトの出力がオールｒＯＪであること
をベクトル表示で示している。
端子Ｓに１０」なる信号が入来することは第２図に示す
回路構成ではありえないので、そのときの出力端子Ｙか
らの出力は「×」で示して沙）す、また出力端子￥の出
力「０」は１０ビツトの出力がオールｒＯＪであること
をベクトル表示で示している。
一方、前記１３ビツトの差分信号のうち、入力端子１５
−１３〜１５−１０に入来した上位４ビツトの信号は２
人力排他的論理和回路１８．１９及び２０のいずれかに
供給される。すなわち、排他的論理和回路１８は入力端
子１５−１３に入来した符号ビット（第１ビツト目のデ
ータ）と入力端子１５−１０に入来した第４ビツト目の
データとが夫々供給される。また排他的論理和回路１９
は上記符号ビットと、入力端子１５−１１に入来した第
３ビツト目のデータとが夫々供給され、丈に排他的論理
和回路２０は上記符号ビットと、入力端子１５−１２に
入来した第２ビツト目のデータとが夫々供給される。排
他−力の入力端子に印加される。従って、差分信号の！
’２．Ｍ３及び第４ビツト目のデータが符号ビット・と
同一の論理値のときには、論理１−０」の信号が０１も
回路２１より出力され、他力、第２．第３及び第４ビツ
ト目のデータのいずれか−又は二以−ヒの論理値が符号
ビットと異なる値のときは、論Ｂ）！ ｒ Ｉ Ｊの信
号がＯＲ回路２１より出力されることになる。
−１３〜１５−１０に入来した上位４ビツトの信号は２
人力排他的論理和回路１８．１９及び２０のいずれかに
供給される。すなわち、排他的論理和回路１８は入力端
子１５−１３に入来した符号ビット（第１ビツト目のデ
ータ）と入力端子１５−１０に入来した第４ビツト目の
データとが夫々供給される。また排他的論理和回路１９
は上記符号ビットと、入力端子１５−１１に入来した第
３ビツト目のデータとが夫々供給され、丈に排他的論理
和回路２０は上記符号ビットと、入力端子１５−１２に
入来した第２ビツト目のデータとが夫々供給される。排
他−力の入力端子に印加される。従って、差分信号の！
’２．Ｍ３及び第４ビツト目のデータが符号ビット・と
同一の論理値のときには、論理１−０」の信号が０１も
回路２１より出力され、他力、第２．第３及び第４ビツ
ト目のデータのいずれか−又は二以−ヒの論理値が符号
ビットと異なる値のときは、論Ｂ）！ ｒ Ｉ Ｊの信
号がＯＲ回路２１より出力されることになる。
ここで、差分信号の第２．第３及び第４ビツト目のデー
タが符号ビットと同一の論理値であるときは、１３ビツ
トの差分信号が１０ビツトで表わされる正又は亀の最大
値よりも絶対値が小なるレベルを示しているときである
。これに対して、差分信号の第２．第３及び第４ビツト
目のデータのいずれか−又は二以上のデータが符号ビッ
トと異なるときは、１３ビツトの差分信号が１０ビツト
の正又は負の最大１直よりも絶対値が犬なるレベルを示
している。そこで、本実施例では後述する如く差分信号
の第２．第３及び第４ビツト目のデータのいずれか−又
は二以上のデータが符号ビットと異なるときは、そのと
きの差分信号が正であるときは正の１０ビツトの最大値
を後述する圧縮器２４へ出力し、差分信号が負であるき
きは負の１０ビツトの最大値を圧縮器２４へ出力するよ
うにしたものであり、これにより新開リミッタ特性を圧
縮器２４の入カデイジタルイぎ号に付与するようにした
ものである。
タが符号ビットと同一の論理値であるときは、１３ビツ
トの差分信号が１０ビツトで表わされる正又は亀の最大
値よりも絶対値が小なるレベルを示しているときである
。これに対して、差分信号の第２．第３及び第４ビツト
目のデータのいずれか−又は二以上のデータが符号ビッ
トと異なるときは、１３ビツトの差分信号が１０ビツト
の正又は負の最大１直よりも絶対値が犬なるレベルを示
している。そこで、本実施例では後述する如く差分信号
の第２．第３及び第４ビツト目のデータのいずれか−又
は二以上のデータが符号ビットと異なるときは、そのと
きの差分信号が正であるときは正の１０ビツトの最大値
を後述する圧縮器２４へ出力し、差分信号が負であるき
きは負の１０ビツトの最大値を圧縮器２４へ出力するよ
うにしたものであり、これにより新開リミッタ特性を圧
縮器２４の入カデイジタルイぎ号に付与するようにした
ものである。
従って、ＯＲ回路２１の出力信号は、入力差分信号の絶
対イ直が所定値よりも大レベルを示しているときは論理
「１」と７）す、所定値よりも小レベルを示していると
きは論理「ＯＪとなり、データセレクタ１７のセレクト
端子Ｓに印加される一方、ＡＮＤ回路２２に供給され、
ここで入力端子１５−１３よりの差分信号の符号ビット
と論理積をとられた後データセレクタ１７のゲート端子
Ｇに印加される０ これにより、データセレクタ１７の１０ビ°ントの出力
端子Ｙからは前記表よりわかるように、差分信号の嶋２
〜第４ビットがいずれもその符号ビットと同一の論理値
のときは（すなわち小レベル入力時〕、符号ビットの値
がｒｌＪ 、ｒＯＪのいずれの場合であっても、デー
タセレクタ１７のセレクト端子Ｓ及びゲートＱ’ｌｔＡ
子Ｇの肉入力信号は共に「０」となるので、絹１のデー
タ入力端子Ａに入来した井分信号の下位側の１０ビツト
がそＱ）まま出力される。ただし、データセレクタ１７
の出力端子Ｙの最上位ビットの出力は、ＯＲ回路２３に
より差分信号の符号ビットとｆ％ｊ理和をとられるため
、差分信号が正のときには０１（、回路２３より論理「
０」の信号が出力され、負のときにはＯＲ回路２３より
論理「１」の信号が出力される。従って、ギ分信号の第
２〜川４ビツトがＧ１ずれもその符号ビットと同一の論
理値のときには、入力差分信号の下位側の９ビツトのデ
ータに、０１（、回路２３からの信号が符号ビットとし
て最上位ビットに付加された計１０ビットのディジタル
信号が圧縮器２４に供給される。
対イ直が所定値よりも大レベルを示しているときは論理
「１」と７）す、所定値よりも小レベルを示していると
きは論理「ＯＪとなり、データセレクタ１７のセレクト
端子Ｓに印加される一方、ＡＮＤ回路２２に供給され、
ここで入力端子１５−１３よりの差分信号の符号ビット
と論理積をとられた後データセレクタ１７のゲート端子
Ｇに印加される０ これにより、データセレクタ１７の１０ビ°ントの出力
端子Ｙからは前記表よりわかるように、差分信号の嶋２
〜第４ビットがいずれもその符号ビットと同一の論理値
のときは（すなわち小レベル入力時〕、符号ビットの値
がｒｌＪ 、ｒＯＪのいずれの場合であっても、デー
タセレクタ１７のセレクト端子Ｓ及びゲートＱ’ｌｔＡ
子Ｇの肉入力信号は共に「０」となるので、絹１のデー
タ入力端子Ａに入来した井分信号の下位側の１０ビツト
がそＱ）まま出力される。ただし、データセレクタ１７
の出力端子Ｙの最上位ビットの出力は、ＯＲ回路２３に
より差分信号の符号ビットとｆ％ｊ理和をとられるため
、差分信号が正のときには０１（、回路２３より論理「
０」の信号が出力され、負のときにはＯＲ回路２３より
論理「１」の信号が出力される。従って、ギ分信号の第
２〜川４ビツトがＧ１ずれもその符号ビットと同一の論
理値のときには、入力差分信号の下位側の９ビツトのデ
ータに、０１（、回路２３からの信号が符号ビットとし
て最上位ビットに付加された計１０ビットのディジタル
信号が圧縮器２４に供給される。
他方、差分信号の第２〜第４ビツト目のデー〃のいずれ
かが符号ビットと異なる論理；直であるときは（すなわ
ち大レベル入力時）、差分信号が正であるときは前を己
表よりわかるようにデータセレクタ１７の出力端子Ｙよ
り縞２のデータ入力端子Ｂに入力される正の１０ビツト
の最大値ｒ０１１１１１１１１１Ｊがそのまま圧縮器２
４へ出力される。また差分信号が負であるときはゲート
端子Ｇ及びセレクト端子Ｓの両方共に論理ｒｌＪの信号
が印〃口されるから、前記表より出力端子Ｙの出力信号
の１０ビツトはすべて「０」となる。このとき入力端子
１５−１３に入来する符号ビットは差分信号が負である
から「１」であり、従って０凡回路２３の出力信号は論
理「１」となる。すなわち、差分信号の負の大レベル入
力時には、（ＪＲ回路２３の出力信号が論理「１」で、
他の９ビツトはすべて論理「０」の１０ビツトの負の最
大値ｒｌｏ００００００００Ｊが圧縮器２４に供給され
る。
かが符号ビットと異なる論理；直であるときは（すなわ
ち大レベル入力時）、差分信号が正であるときは前を己
表よりわかるようにデータセレクタ１７の出力端子Ｙよ
り縞２のデータ入力端子Ｂに入力される正の１０ビツト
の最大値ｒ０１１１１１１１１１Ｊがそのまま圧縮器２
４へ出力される。また差分信号が負であるときはゲート
端子Ｇ及びセレクト端子Ｓの両方共に論理ｒｌＪの信号
が印〃口されるから、前記表より出力端子Ｙの出力信号
の１０ビツトはすべて「０」となる。このとき入力端子
１５−１３に入来する符号ビットは差分信号が負である
から「１」であり、従って０凡回路２３の出力信号は論
理「１」となる。すなわち、差分信号の負の大レベル入
力時には、（ＪＲ回路２３の出力信号が論理「１」で、
他の９ビツトはすべて論理「０」の１０ビツトの負の最
大値ｒｌｏ００００００００Ｊが圧縮器２４に供給され
る。
従って、入力端子１５−１〜１５−１３に入来した１３
ビツトの差分信号は、第３図に示す如きリミッタ特性を
付与されて１０ビツトに変換されて圧縮器２４へ出力さ
れる。ここで、第３図中、±ＭＡＸは夫々１０ビツトの
最大値を示し、また±ＭＡＸＱ月１１の入出力特性は＠
線遺子化物性を示す。
ビツトの差分信号は、第３図に示す如きリミッタ特性を
付与されて１０ビツトに変換されて圧縮器２４へ出力さ
れる。ここで、第３図中、±ＭＡＸは夫々１０ビツトの
最大値を示し、また±ＭＡＸＱ月１１の入出力特性は＠
線遺子化物性を示す。
圧イ１６器２４は従来より公知のＲＯＭテーブルを使用
する回路構成とされており、セリえは第４図に示ず如き
折線電子化入出力特性を有しており、１０ビツトの入力
ディジタル信号を８ビツトのディジタル信号に変換して
出力する。すなわち、・Ａ４図に示すように、１０ビツ
トの正の最大値［０１１１１１１１１１ｔ＋５１１のレ
ベルを示しており、これは１２７のレベルに相当する８
ビツトの正の最大値１”０ＩＩＩＩＩＩＩＪに圧縮され
て出力され、１０ビツトの負の最大値ｒｌｏｏ００００
０００Ｊは−５１２のレベルを示しており、これは−１
２８のレベルに相当する８ビツトの負の最大値ｒ１００
０００００Ｊに圧縮さねて出力される。ただし、＋３１
〜−３２の小入力レベルは圧縮されることなく＋３１〜
−３２のレベルでそのまま出力される。
する回路構成とされており、セリえは第４図に示ず如き
折線電子化入出力特性を有しており、１０ビツトの入力
ディジタル信号を８ビツトのディジタル信号に変換して
出力する。すなわち、・Ａ４図に示すように、１０ビツ
トの正の最大値［０１１１１１１１１１ｔ＋５１１のレ
ベルを示しており、これは１２７のレベルに相当する８
ビツトの正の最大値１”０ＩＩＩＩＩＩＩＪに圧縮され
て出力され、１０ビツトの負の最大値ｒｌｏｏ００００
０００Ｊは−５１２のレベルを示しており、これは−１
２８のレベルに相当する８ビツトの負の最大値ｒ１００
０００００Ｊに圧縮さねて出力される。ただし、＋３１
〜−３２の小入力レベルは圧縮されることなく＋３１〜
−３２のレベルでそのまま出力される。
このようにして、圧縮器２４からは第４図に示す如く入
力レベルが大きくなるにつれて量子化が粗くなる圧縮が
行なわれて量子化数８ビツトのディジタル信号が出力端
子２４へ出力される。ここで、圧縮器２４は１０ビツト
を８ビツトに圧縮する回路であるから、圧縮計算には８
（ビット〕×２１０（ワード）のＲ（’）Ｍｌすなわち
従来に比し百の容量のＩＫバイトのＲＯＭから読み出し
たデータのみですべての圧縮計算を行なうことがでさる
０効果 ＩＪ 上述のη口く、本発明によれば、入力ディジタ
ル信号の量子化ピッ） ｔ！７を低域して出力する圧縮
器の入力段に、リミッタ特性を有する回路を設けたので
、圧縮器の入力ディジタル信号の量子化ビット数を従来
にくらべて低減でき、よって圧縮器において使用される
Ｈ、 ＯＭとして従来にくらべて小ｆｌるＴＪ ”ＦＢ
のＲＯＭを使用するこ、とができ、これにより圧７オ器
の回路構成を簡略化できると共に安価に構成することつ
≦でき、また上記リミッタ特性を有する回路は直線妻子
化領域が広いので、出力信号に生Ｃるノイズの発生の利
金が（４来乏同じである入力レベルｔＸ囲を比較的仄く
とることができ、更に上記リミッタ、′時性プ）５付与
される大レベルの入力デイジタル信号：（）イ入来する
確１は、一般廿賛（こ関するオーデ・イ第１ざ号等の４
合は極めて低いので効果的であり、鉤にオーアイ第１１
号をＡ Ｇ Ｃｊｇｌ路を連してからＰ ＣＭ信号に変
撲されたディジタル信号の圧縮に好適である等の時長を
有するものである。
力レベルが大きくなるにつれて量子化が粗くなる圧縮が
行なわれて量子化数８ビツトのディジタル信号が出力端
子２４へ出力される。ここで、圧縮器２４は１０ビツト
を８ビツトに圧縮する回路であるから、圧縮計算には８
（ビット〕×２１０（ワード）のＲ（’）Ｍｌすなわち
従来に比し百の容量のＩＫバイトのＲＯＭから読み出し
たデータのみですべての圧縮計算を行なうことがでさる
０効果 ＩＪ 上述のη口く、本発明によれば、入力ディジタ
ル信号の量子化ピッ） ｔ！７を低域して出力する圧縮
器の入力段に、リミッタ特性を有する回路を設けたので
、圧縮器の入力ディジタル信号の量子化ビット数を従来
にくらべて低減でき、よって圧縮器において使用される
Ｈ、 ＯＭとして従来にくらべて小ｆｌるＴＪ ”ＦＢ
のＲＯＭを使用するこ、とができ、これにより圧７オ器
の回路構成を簡略化できると共に安価に構成することつ
≦でき、また上記リミッタ特性を有する回路は直線妻子
化領域が広いので、出力信号に生Ｃるノイズの発生の利
金が（４来乏同じである入力レベルｔＸ囲を比較的仄く
とることができ、更に上記リミッタ、′時性プ）５付与
される大レベルの入力デイジタル信号：（）イ入来する
確１は、一般廿賛（こ関するオーデ・イ第１ざ号等の４
合は極めて低いので効果的であり、鉤にオーアイ第１１
号をＡ Ｇ Ｃｊｇｌ路を連してからＰ ＣＭ信号に変
撲されたディジタル信号の圧縮に好適である等の時長を
有するものである。
、ＩＸ １ ｉＡ １）！ 、 （Ｂ）はＤ Ｐ ＣＭ
符号器及び復号η心の構成の一例を示ｒブロック系統図
、第２図は本発明回路の一実施例を示す回路糸欣図、４
４３図は本発明回路の壁部の入出力巧曲を示す図、第４
図はタル２図図示のＨ：綿器の入出力特性の一例を示す
図である。 １・・・アナログ信号入力端子、５・響・減算器、６・
・・圧縮回路、７，２５・・・ディジタル信号出力端子
、１５−１〜１５−１３・―・ディジタル信号入力端子
、１６−１〜１６−１０−・１０ビット最大値信号入力
端子、１７ｅ・・データセレクタ、１８〜２０・Φ・排
他的論理和回路、２４０・圧縮器。
符号器及び復号η心の構成の一例を示ｒブロック系統図
、第２図は本発明回路の一実施例を示す回路糸欣図、４
４３図は本発明回路の壁部の入出力巧曲を示す図、第４
図はタル２図図示のＨ：綿器の入出力特性の一例を示す
図である。 １・・・アナログ信号入力端子、５・響・減算器、６・
・・圧縮回路、７，２５・・・ディジタル信号出力端子
、１５−１〜１５−１３・―・ディジタル信号入力端子
、１６−１〜１６−１０−・１０ビット最大値信号入力
端子、１７ｅ・・データセレクタ、１８〜２０・Φ・排
他的論理和回路、２４０・圧縮器。
Claims (1)
- 入力ディジタル信号の量子化ビット数ｎを２ビット以上
の一定ビット数低減してにビット（ただし、ｎ＞ｋ）の
ディジタル信号を出力するディジタル信号の圧縮回路に
おいて、上記量子化ビット数ｎの入力ディジタル信号の
上位のｍビット（ただし、ｍは複数で、ｎ−ｍ＞ｋ）の
値がすべて同−論理値か否かを検出する検出回路と、該
入力ディジタル信号が第１のデータ入力端子に供給され
、（ｎ−ｍ＋１）ビットの最大値が第２のデータ入力端
子に供給され、更に該検出回路の出力検出％ｊ号がセレ
クト端子に印加されて該入力ディジタル信号の上位のｍ
ビットがすべて同−論理値のときは該入力ディジタル信
号の下位側の（ｎ−ｍ）ビットに符号ビットを付加した
計（ｎ−ｍ＋１）ビットのデータを出力し、核ｍビット
が異なる論理１はのときは正又は負の該（ｎ−ｍ＋１）
ビットの最大値のデータを出力するデータセレクタ手段
と、該データセレクタ手段の（ｎ−ｍ＋１）ビットのデ
ィジタル信号を更に１ビット以上の一定ビット数を低減
してにビットのディジタル信号を出力する圧縮器きより
構成したことを特徴とするディジタル信号の圧縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585582A JPS5936447A (ja) | 1982-08-23 | 1982-08-23 | デイジタル信号の圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585582A JPS5936447A (ja) | 1982-08-23 | 1982-08-23 | デイジタル信号の圧縮回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936447A true JPS5936447A (ja) | 1984-02-28 |
Family
ID=15394638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14585582A Pending JPS5936447A (ja) | 1982-08-23 | 1982-08-23 | デイジタル信号の圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2607990A1 (fr) * | 1986-12-09 | 1988-06-10 | Sony Corp | Circuit limiteur numerique |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778240A (en) * | 1980-10-31 | 1982-05-15 | Fujitsu Ltd | Pcm data compressing circuit |
| JPS57132268A (en) * | 1981-02-09 | 1982-08-16 | Victor Co Of Japan Ltd | Digital signal processing circuit |
-
1982
- 1982-08-23 JP JP14585582A patent/JPS5936447A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778240A (en) * | 1980-10-31 | 1982-05-15 | Fujitsu Ltd | Pcm data compressing circuit |
| JPS57132268A (en) * | 1981-02-09 | 1982-08-16 | Victor Co Of Japan Ltd | Digital signal processing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2607990A1 (fr) * | 1986-12-09 | 1988-06-10 | Sony Corp | Circuit limiteur numerique |
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