KR100188914B1 - 듀오바이너리신호 복호기 - Google Patents

Abstract

본 발명은 듀어바이너리신호를 바이너리신호로 복호하는 회로에 관한 것으로, 종래의 아날로그방식에 비해 복호의 신뢰도를 높이고 전송에러를 정정해주는 기능을 부가한 것이다.

본 발명은, 저역필터와 A/D변환기를 이용하여 아날로그형태의 듀오바이너리신호를 디지탈신호로 바꾸어준 후 일정한 비교기준값을 제공하는 기준값공급부의 기준값과 상기 디지탈신호의 크기를 비교함으로써 바이너리신호를 추출하는 디지탈 방식의 듀오바이너리신호 복호기이다. 상기의 수단에 신호지연 특성을 갖는 두 개의 플립플롭과 입력되는 세 개의 바이너리값중 다수를 차지하는 값을 선택하여 출력하는 다수결판정부로 이루어지는 오류정정수단을 부가하면 복호의 신뢰도를 향상시킬 수 있다.

본 발명은 일반적으로 듀오바이너리신호의 바이너리신호로의 변환이 필요한 분야에 적용될 수 있으며, 특히 MAC(Multiplexed Analog Component)방식 TV시스템이나 VCR에 적용이 가능하다.

Description

듀오바이너리신호 복호기

제1도는 종래 아날로그방식의 듀오바이너리신호 복호기의 회로도.

제2도는 본 발명의 디지탈 방식의 듀오바이너리 복호기의 블럭도.

제3도는 제2도에 도시된 다수결판정부의 구성도.

제4도는 제2도에 도시된 듀오바이너리신호 복호기의 입출력신호도.

본 발명은 듀오바이너리(Duobinary)신호를 복호하는 회로에 관한 것으로, 특히 듀오바이너리신호를 바이너리신호로 복호하는 회로에 관한 것이다.

본 발명은 일반적으로 듀오바이너리신호의 바이너리신호로의 변환이 필요한 분야에 적용될 수 있으며, 특히 MAC(Multiplexed Analog Component)방식 TV시스템이나 VCR에 적용이 가능하다. MAC방식 방송시스템의 경우, 송신측에서는 MAC 신호의 전송속도를 빠르게 하기 위하여 디지탈신호를 듀오바이너리신호로 변환하여 송신한다. 따라서 수신측에서는 상기 사전부호화(Precoded)된 듀오바이너리신호를 다시 바이너리신호로 복호시키는 수단이 필요하다.

종래 듀오바이너리-바이너리 복호기로 아날로그방식을 적용한 것이 EPO 특허번호 339727A2에 개시되어 있는데, 제1도는 이를 도시한 것이다. 상기 아날로그 방식 복호기의 동작을 설명하면 아래와 같다.

두 개의 전압비교기(CP1, CP2)의 제1입력으로 사전부호화된 듀오바이너리신호가 트랜지스트(TR3)를 통하여 들어오고, 제2입력으로는 기준전압이 인가된다. 첨두정류회로 (C1,D1;C2,D2)를 통하여 입력 듀오바이너리신호의 상하한계를 추출하여 트랜지스트(TR1, TR2)에 인가하면 TR1의 에미터에는 최고첨두값이, TR2의 에미터에는 최저첨두값이 나타나, 저항들(R1,R2,R3)로 구성된 전압분배기의 양단에 걸기게 된다. 따라서 전압분배기의 저항값(R1,R2,R3)을 적절히 조절하면 원하는 기준전압을 생성시킬 수 있다. 예컨대, 상기 저항값의 비를 R1 : R2 : R3 = 1 : 2 : 1로 하면 X의 전위는 상기 입력신호의 첨두-첨두값의 75%에 해당하고 Y의 전위는 25%에 해당되는 기준전위를 만들 수 있다. 상기 두 전압비교기(CP1,CP2)의 각 출력은 논리배타합소자(G)의 입력으로 인가되어 결국 입력 듀오바이너리신호에 상응하는 바이너리신호로 출력된다.

이상의 동작설명에서 알 수 있듯이, 종래의 EPO 특허번호 339727A2에 개시되어 있는 듀오바이너리 복호기는 신호처리와 비교동작이 아날로그적으로 처리되는 특징을 갖는다.

그런데 아날로그방식 듀오바이너리신호 복호기는 신호전송과정에서 발생한 에러의 정정이 어려운 단점이 있다. 아울러 입력신호의 피크값에 차이가 있는 경우, 선행의 고레벨신호보다 낮은 레벨의 신호가 일정시간 이상의 간격을 두고 입력되면 정류회로의 커패시터(C1,C2)에서는 방전이 일어나 전압분배기에 걸리는 전위차가 변동되고 따라서 기준전압이 달라져 전압비교기(CP1,CP2)에서의 비교에러가 발생할 수도 있다.

따라서 본 발명은 기준신호와 입력신호의 크기비교에 있어서 종래의 아날로그방식 대신 디지탈 방식을 적용함과 아울러 신호전송에러와 같은 복호이전 단계에서 발생한 에러를 정정하는 기능을 갖는 듀오바이너리-바이너리 복호기를 제공함으로써 상기와 같은 문제점을 해결하고자 하는 데 그 목적이 있다.

이를 위해 본 발명은, 듀오바이너리신호를 바이너리신호로 변환시키는 듀오바이너리신호 복호기에 있어서, 입력되는 아날로그 듀오바이너리신호를 디지탈신호로 변환시켜주는 A/D변환부와, 상기 디지탈신호의 바이너리신호로의 변환에 필요한 비교용 상하한기준값을 공급하는 기준값공급부와, 상기 디지탈신호와 상기 상하한기준값중 상한기준값과의 크기를 비교하여 디지탈신호의 크기가 상한기준값의 크기 보다 클 경우 일정한 바이너리신호를 출력하는 제1비교부와, 상기 디지탈신호와 상기 상하한기준값중 하한기준값과의 크기를 비교하여 디지탈신호의 크기가 하한기준값의 크기보다 작을 경우 상기 제1비교부와 동일한 바이너리신호를 출력하는 제2비교부와, 상기 제1비교부와 제2비교부의 출력을 논리합하여 상기 디지탈신호의 값이 상기 상하한기준값의 범위 내부 또는 외부에 포함되는 것에 따라 일정한 바이너리신호를 출력하는 논리소자를 포함함을 특징으로 한다.

이하에서는 첨부한 도면을 참조하여 본 발명의 상세한 설명을 한다.

제2도는 본 발명인 듀오바이너리신호 복호기의 블럭도이다. 상기 복호기는 입력되는 아날로그 듀오바이너리신호를 디지탈신호로 변환시키는 부분과 상기 디지탈신호의 크기를 일정한 기준값과 비교하여 그 대소에 따라 바이너리신호로 변환하는 부분으로 이루어진다.

바이너리신호를 듀오바이너리신호로 사전코드화할 때, 듀오바이너리신호의 첨두-첨두값을 기준으로 하여 0을 상기 첨두-첨두값의 25%에서 75%사이의 값으로 대응시키고, 1을 상기 범위 이외의 값으로 대응시킨 경우를 가정하자. 이 경우 제1비교부(24)에서는 A/D변환기(22)의 출력인 디지탈 신호의 크기가 듀오바이너리신호의 첨두-첨두값의 75%이상일 때 1을 출력하고, 75%이하 일때는 0을 출력하도록 하고, 제2비교부(26)에서는 상기 디지탈신호의 크기가 상기 첨두-첨두값의 25% 이하일 때 1을, 25% 이상일 때 0을 출력하도록 하면 정확한 복호가 될 것이다.

상기 듀오바이너리신호의 첨두-첨두값의 75%가 되는 값(이하 제1기준값이라 함)과 25%가 되는 값(이하 제2기준값이라 함)은 상기 각 비교부의 기준값으로, 기준값공급부(28)로부터 공급된다.

한편 상기 양 비교부(24,26)에 인가되는 디지탈신호는 아래의 과정을 거쳐 만들어진다. 먼저, 저역필터(20)는 입력신호중의 고주파대역의 성분을 제거하여 정형화된 아날로그 듀오바이너리신호를 추출한다. 상기 저역필터(20)의 아날로그 출력신호는 A/D변환기(22)에 의하여 디지탈신호로 변환된다. 이때 A/D변환기(22)의 샘플링주파수는 높은 분해도를 얻기 위해 듀오바이너리신호의 주파수보다 최소한 8배 이상 높아야 한다. 제4도의 (a)는 상기 저역필터(20)에 의하여 추출된 듀오바이너리신호를 나타낸 파형도이고, (d)는 상기 (a)에 도시된 가부분의 파형을 상기 A/D변환기(22)로 샘플링할 때의 파형도의 일예로서, P1,P2, ...., P13의 크기는 샘플링에 의해 얻어진 디지탈신호의 크기이다.

A/D변환기(22)의 출력레벨을 16에서 240으로 가정하자. 물론 상기 값은 상기 듀오바이너리신호의 첨두-첨두값에 대응되는 값이 된다. 이 경우 상기 제1기준값은 (240-16)x0.75+16의 계산결과로 184가 되고, 마찬가지로 제2기준값은 (240-16)x0.25+16의 계산결과로 72가 되므로, 상기 기준값공급부(28)에서는 상기 제1비교부(24)에는 184에 해당하는 디지탈신호를 인가해야 하며, 제2비교부(26)에서는 72에 해당하는 디지탈신호를 인가해야 한다.

결국, 0에 해당하는 듀오바이너리신호가 입력되면 제1비교부(24)와 제2비교부(26)에서는 항상 0을 출력하게 되고, 1에 해당하는 듀오바이너리신호가 입력되면 제1비교부(24)나 제2비교부(26)중 하나는 1을 출력하고 다른 하나는 0을 출력하게 될 것이다.

따라서 상기 제1비교부(24)와 제비교부(26)의 출력을 논리합을 해주는 논리소자(30)의 출력은 입력되는 듀오바이너리신호값과 일치하는 바이너리값이 된다.

이상과 같은 듀오바이너리-바이너리 복호기에 아래와 같은 오류정정수단을 부가하면 복호신호의 신뢰도가 보다 향상될 수 있다.

오류정정수단의 실시예는 두 개의 D플립플롭(32,34)과 다수결판정부(36)로 이루어진다. D플립플롭의 입력신호 지연기능을 이용한다. 즉, 상기 논리소자(30)로부터 출력되는 바이너리신호를 제1D플립플롭(32)과 제2D플립플롭(32)에 계속 인가시키면, 어느 일정시점에서의 상기 제1D플립플롭(32)과 제2D플립플롭(32)의 출력 B와 C는 현재시점에서의 상기 논리소자(30)의 출력 A와 동일한 시점에 다수결판정부(36)로 인가된다. 즉, 다수결판정부(36)는 현재클럭의 바이너리신호와 각각 한 클럭과 두 클럭이 지연된 과거의 바이너리신호를 입력신호로 한다.

다수결판정부(36)는 입력되는 상기 A, B, C 세신호의 값을 비교하여 다수인 값을 출력한다. 예컨데 A=1, B=0, C=1이면 1을 출력하고, A=1, B=0, C=0이면 0을 출력한다. 이를 식으로 나타내면 다음과 같다.

상기 식을 이용하면 제3도와 같은 다수결판정부(36)를 구성할 수 있다. 다수결판정부(36)는 세 입력중 두 개씩을 조합한 것을 입력으로 하는 세 개의 논리곱소자(40,42,44)와, 상기 세 개의 논리곱소자의 출력을 논리합하여 세 입력중 다수의 바이너리값을 선택하여 출력하는 논리합소자(46)로 구성된다. 전체시스템간의 동기를 맞추어주는 D플립플롭(48)을 추가하면 안정적인 동작을 얻을 수 있다.

입력되는 듀오바이너리신호는 실제로 완만한 정현곡선을 그리기 때문에, 예로써 제4도 (a)의 E1부분은 에러가 발생한 부분으로 볼 수 있다. 따라서 상기 에러정정수단 이전단계 즉, 제2도의 논리합소자(30)의 출력은 제4도 (b)의 E2와 같이 나타날 것이며, 이를 제4도 (c)의 E3로 정정시켜주어야 한다.

다수결판정부(36)에서 에러정정은 다음과 같이 이루어진다. 앞서 설명한 바와 같이 A/D변환기(22)의 샘플링주파수가 입력 듀오바이너리신호의 주파수보다 최소한 8배 이상이고, 상기 입력듀오바이너리신호가 완만한 정현곡선을 이루므로, 상기 다수결판정부(36)의 세 입력 A,B,C의 중간값 B는 주변값 A와 C가 같은 경우 A 또는 C와 같은 값을 가져야 한다. 즉, 제4도 (b)의 E2부분의 상기 세입력이 101이면 중간값 0은 에러로서 1로 정정되어야 하는바, 이는 위에서 설명한 다수결판정부(36)의 동작에 의해 가능하다. 즉, 상기 중간값 0의 출력시점에 대응되는 다수결판정부(36)의 출력은 1로 되어 에러가 정정된다.

이상에서 설명한 바와 같이, 디지탈 방식을 이용한 듀오바이너리-바이너리 복호기는 아날로그방식에 비해 복호동작이 안정적일 뿐만 아니라 복호처리 이전에 발생한 에러를 간편하게 정정할 수 있는 장점이 있다.

Claims (3)

1. 듀오바이너리신호를 바이너리신호로 변환시키는 듀오바이너리신호 복호기에 있어서, 입력되는 아날로그 듀오바이너리신호를 디지탈신호로 변환시켜주는 A/D변환부(22)와, 상기 디지탈신호의 바이너리신호로의 변환에 필요한 비교용 상하한기준값을 공급하는 기준값공급부(24)와, 상기 디지탈신호와 상기 상하한기준값중 상한기준값과의 크기를 비교하여 디지탈신호의 크기가 상한기준값의 크기 보다 클 경우 일정한 바이너리신호를 출력하는 제1비교부(24)와, 상기 디지탈신호와 상기 상하한기준값중 하한기준값과의 크기를 비교하여 디지탈신호의 크기가 하한기준값의 크기보다 작을 경우 상기 제1비교부와 동일한 바이너리신호를 출력하는 제2비교부(26)와, 상기 제1비교부와 제2비교부의 출력을 논리합하여 상기 디지탈신호의 값이 상기 상하한기준값의 범위 내부 또는 외부에 포함되는 것에 따라 일정한 바이너리신호를 출력하는 논리소자(30)를 포함함을 특징으로 하는 듀오바이너리신호 복조기.
2. 제1항에 있어서, 상기 논리소자(30)의 출력을 한클럭 지연시켜 출력하는 제1플립플롭(32)과, 상기 제1플립플롭(32)의 출력을 한클럭 지연시켜 출력한느 제2플립플롭(34)과, 상기 논리소자(30)와 제1플립플롭(32) 및 제2플립플롭(34)에서 각각 출력되는 바이너리신호를 입력으로 하여 상기 바이너리신호중 다수를 차지하는 바이너리신호를 선택하여 출력하는 다수결판정부(36)를 부가하므로써 에러정정이 가능함을 특징으로 하는 듀오바이너리신호 복호기.
3. 제2항에 있어서, 다수결판정부(36)는 상기 바이너리신호중 두 개씩 조합한 것을 입력으로 하는 복수개의 논리곱소자들(40,42,44)과, 상기 복수개의 논리곱소자들의 출력을 논리합 하므로써 상기 바이너리신호중 다수를 차지하는 바이너리신호를 선택하여 출력하는 논리합소자(46)를 포함함을 특징으로 하는 듀오바이너리신호 복호기.