JPS6036671B2 - デイジタル２値−３値変換回路 - Google Patents
デイジタル２値−３値変換回路Info
- Publication number
- JPS6036671B2 JPS6036671B2 JP52124873A JP12487377A JPS6036671B2 JP S6036671 B2 JPS6036671 B2 JP S6036671B2 JP 52124873 A JP52124873 A JP 52124873A JP 12487377 A JP12487377 A JP 12487377A JP S6036671 B2 JPS6036671 B2 JP S6036671B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- binary
- ternary
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明はディジタル化された３値ＡＭあるいはＦＭ方式
、又は特殊な場合として２値ＡＭ・ＰＭ方式（搬送波抑
圧３値ＡＭ方式に等価）によるフアクシミリ伝送におけ
る被変調信号の２値−３値変換回路に関する。
、又は特殊な場合として２値ＡＭ・ＰＭ方式（搬送波抑
圧３値ＡＭ方式に等価）によるフアクシミリ伝送におけ
る被変調信号の２値−３値変換回路に関する。
ＩＣやは１等半導体技術の進歩により、ディジタルフィ
ル夕やディジタル変復調器が実現されはじめている。
ル夕やディジタル変復調器が実現されはじめている。
これに伴い、従来アナログ回路で構成されていた低速フ
ァクシミリシステム（最高画周波数が２ＫＨＺ前後のも
の）においても、その全ディジタル化が可能となってき
つつある。周知の如くディジタル化あるし、ＬＳＩ化の
長所は小形化、信頼性の向上、調整・保守の容易さ、量
産によるコストダウンが可能であることなどであり、短
所は動作速度の限界から適用機種が限られることである
。これらのディジタル化、ＬＳＩ化における特徴は今後
大幅な需要の拡大が期待される低速ファクシミリシステ
ムには、特に適しているといえる。一方、アナログ帯城
圧縮技術、送技術の採用により、低速ファクシミリシス
テムの高速化が一般化しつつある。これは従来２値ＡＭ
あるいはＦＭ（詳しくはＦＳＫ）方式により伝送されて
いたものを、振幅方向の冗長度の利用により多値化（一
般に３値）して伝送することによって伝送速度の高速化
を図ろうとするもので、ＶＳ別宏送技術を併用すれば約
２倍の高速化が可能となる。高速化自体及び高速化によ
る回線使用料のコストダウンの利点は、装置の高速化に
よるコストアップの欠点を補なって余りあるものである
。第１図に２値ＡＭ・ＰＭ方式の変調回路のブロック線
図、第２図にその各部の波形を示す。第１図において１
はＣＣＤやフオトダイオ−ド等から成る光電変換回路で
、その出力は増幅及びスラィサ２により第２図ａの如く
白・黒２値の画信号になる。この信号ａは２値−３値変
換回路３により第２図ｂの如く一方の信号毎、通常白信
号毎に極性の反転する３値信号に変換される。２値−３
値変換回路３は例えば第３図に示すように分周回路６、
アンドゲート７，８及び加減算回路９により実現される
。
ァクシミリシステム（最高画周波数が２ＫＨＺ前後のも
の）においても、その全ディジタル化が可能となってき
つつある。周知の如くディジタル化あるし、ＬＳＩ化の
長所は小形化、信頼性の向上、調整・保守の容易さ、量
産によるコストダウンが可能であることなどであり、短
所は動作速度の限界から適用機種が限られることである
。これらのディジタル化、ＬＳＩ化における特徴は今後
大幅な需要の拡大が期待される低速ファクシミリシステ
ムには、特に適しているといえる。一方、アナログ帯城
圧縮技術、送技術の採用により、低速ファクシミリシス
テムの高速化が一般化しつつある。これは従来２値ＡＭ
あるいはＦＭ（詳しくはＦＳＫ）方式により伝送されて
いたものを、振幅方向の冗長度の利用により多値化（一
般に３値）して伝送することによって伝送速度の高速化
を図ろうとするもので、ＶＳ別宏送技術を併用すれば約
２倍の高速化が可能となる。高速化自体及び高速化によ
る回線使用料のコストダウンの利点は、装置の高速化に
よるコストアップの欠点を補なって余りあるものである
。第１図に２値ＡＭ・ＰＭ方式の変調回路のブロック線
図、第２図にその各部の波形を示す。第１図において１
はＣＣＤやフオトダイオ−ド等から成る光電変換回路で
、その出力は増幅及びスラィサ２により第２図ａの如く
白・黒２値の画信号になる。この信号ａは２値−３値変
換回路３により第２図ｂの如く一方の信号毎、通常白信
号毎に極性の反転する３値信号に変換される。２値−３
値変換回路３は例えば第３図に示すように分周回路６、
アンドゲート７，８及び加減算回路９により実現される
。
そしてこの３値信号ｂはローパ・スフィル夕４により搬
送周波数以上の成分が除去され、平衡変調器５により、
第２図ｃの如き白信号毎に搬送波の位相が反転する２値
ＡＭ・ＰＭ変調信号として取出される。なお、変調方法
を変えるとによって、３値ＡＭ変調信号あるいは３値Ｆ
Ｍ変調信号として取出すこともできる。受信側ではＶＳ
Ｂ伝送であれば同期検波により、ＤＳ母去送であれば包
路線検波により元のベースバンド信号を得ることができ
る。さて以上のような変調のプロセスをディジタル化す
る場合ローパスフィルタ（ディジタルフィル夕）４“２
の補数”又は“符号と絶対値”表示の、１サンプル当り
ＮビットのＨＢよりはじまるシリアル信号となる。
送周波数以上の成分が除去され、平衡変調器５により、
第２図ｃの如き白信号毎に搬送波の位相が反転する２値
ＡＭ・ＰＭ変調信号として取出される。なお、変調方法
を変えるとによって、３値ＡＭ変調信号あるいは３値Ｆ
Ｍ変調信号として取出すこともできる。受信側ではＶＳ
Ｂ伝送であれば同期検波により、ＤＳ母去送であれば包
路線検波により元のベースバンド信号を得ることができ
る。さて以上のような変調のプロセスをディジタル化す
る場合ローパスフィルタ（ディジタルフィル夕）４“２
の補数”又は“符号と絶対値”表示の、１サンプル当り
ＮビットのＨＢよりはじまるシリアル信号となる。
一方増幅及びスラィサ２の出力は光電変換回路１の走査
方式により時間的に連続な、あいは１サンプル当り１ビ
ットの論理“１”，“０”の２値信号となる。従ってこ
れら増幅及びスラィサ２とディジタルローパスフィルタ
４との間には、前者の場合はもちろん後者の場合におい
ても光電変換回路１とディジタルローパスフィルタ４の
サンプリングレートは異なる場合が多いことからサンプ
リングの操作ビット長の変換が必要である。この場合帯
域圧縮を目的とした２値信号の多値化（せいぜい５値程
度）は後述する如くディジタル的に比較的容易に行える
ので、光電変換出力の２値化までは従来のアナログ的処
理の方が高価なＡ／Ｄ変換器を必要とせず経済的である
。一方ディジタルフィル夕やディジタル変調器等のディ
ジタルプロセッサはサンプリングされたデータ毎に同期
をとる必要があるので、これらのディジタルプロセッサ
の少なくとも一つはその同期のため信号（以後サンプリ
ング同期信号と呼ぶ）を出力する必要がある。そこでこ
の信号を利用するとにより前述のビット長変換はより簡
単に行なうことができる。従って本発明の目的は後続す
るディジタルフィルタ等ディジタルプロセッサの制御信
号を利用するとにより、時間的に連続な、あるいは任意
のサンプリングレートの１サンプル１ビットの２値信号
を、後続するディジタルプロセッサのサンプリングレー
トの１サンプルＮビット長のディジタル３値シリァル信
号に容易に変換するとができるディジタル２値−３億変
換回路を提供するにある。
方式により時間的に連続な、あいは１サンプル当り１ビ
ットの論理“１”，“０”の２値信号となる。従ってこ
れら増幅及びスラィサ２とディジタルローパスフィルタ
４との間には、前者の場合はもちろん後者の場合におい
ても光電変換回路１とディジタルローパスフィルタ４の
サンプリングレートは異なる場合が多いことからサンプ
リングの操作ビット長の変換が必要である。この場合帯
域圧縮を目的とした２値信号の多値化（せいぜい５値程
度）は後述する如くディジタル的に比較的容易に行える
ので、光電変換出力の２値化までは従来のアナログ的処
理の方が高価なＡ／Ｄ変換器を必要とせず経済的である
。一方ディジタルフィル夕やディジタル変調器等のディ
ジタルプロセッサはサンプリングされたデータ毎に同期
をとる必要があるので、これらのディジタルプロセッサ
の少なくとも一つはその同期のため信号（以後サンプリ
ング同期信号と呼ぶ）を出力する必要がある。そこでこ
の信号を利用するとにより前述のビット長変換はより簡
単に行なうことができる。従って本発明の目的は後続す
るディジタルフィルタ等ディジタルプロセッサの制御信
号を利用するとにより、時間的に連続な、あるいは任意
のサンプリングレートの１サンプル１ビットの２値信号
を、後続するディジタルプロセッサのサンプリングレー
トの１サンプルＮビット長のディジタル３値シリァル信
号に容易に変換するとができるディジタル２値−３億変
換回路を提供するにある。
以下図面を参照して本発明を詳細に説明する。第４図は
本発明の一実施例を示したもので、ディジタルフィル夕
からのサンプリング同期信号を利用し、“２の補数”表
示のディジタル３値シリアル信号を得る２値−３値変換
回路の回路構成図である。第５図にそのタイミングチャ
ートを示す。第４図においてディジタルフィル夕からの
サンプリング同期信号は端子Ｐ３から入力され、そのタ
イミングは第５図ａに示すように各サンプリングレート
Ｔの直前のｌｔ（ｔは第５図にＣＬＫで示すクロツクの
レート）であり、またディジタルフィル夕のデータ入力
のタイミングは各時間ＴのはじめのＮｔ（Ｎはディジタ
ルフィル夕のデータ議長）の期間Ａとする。Ｎは一般に
は１２〜１筋塁度である。またサンプリングレートは２
Ｎｔとする。一方、時間的に連続な、あいは任意のサン
プリングレートからなる１，サンプル１ビットの２値信
号は端子ＰＩから入力され、Ｄ形フリップフロップ１１
によりディジタルフィル夕からのサンプリング同期信号
ａのタイミングでサンプリングされる。ィンバータ１２
は入力２値信号が“黒信号”で“Ｈ”と仮定した場合、
“白送り”とするためのものである。ここで“白送り”
とは第２図に示されるような伝送方法、すなわち白信号
毎に極性を反転させた３値信号を変調信号の形で伝送す
る方法をいう。第５図ｄはフリツプフロツプ１１の出力
信号で、便宜上サンプリング時間Ｔ毎に“黒”，“白”
，…・・・と変化する画信号とする。この画信号ｄより
第５図ｅ，ｆに示す如く奇数番目、偶数番目毎の白信号
を分離する回路は周知の手段、例えば２分周回路１３、
およびアンドゲート１４，１５により構成される。次に
１６は（Ｎ−１）ビットのシフトレジスタであり、クロ
ツクＣＬＫをシフトクロツクとして同期信号ａシフトし
同期信号ａを（Ｎ−１）ｔ遅延する。１７は同期信号ａ
の立上りでセット、シフトレジスタ１６のＱＮ‐，出力
（第４図ｂ）の立上りでリセットされるＳＲ形フリップ
フロップで、そのＱ出力を第５図ｃに示す。
本発明の一実施例を示したもので、ディジタルフィル夕
からのサンプリング同期信号を利用し、“２の補数”表
示のディジタル３値シリアル信号を得る２値−３値変換
回路の回路構成図である。第５図にそのタイミングチャ
ートを示す。第４図においてディジタルフィル夕からの
サンプリング同期信号は端子Ｐ３から入力され、そのタ
イミングは第５図ａに示すように各サンプリングレート
Ｔの直前のｌｔ（ｔは第５図にＣＬＫで示すクロツクの
レート）であり、またディジタルフィル夕のデータ入力
のタイミングは各時間ＴのはじめのＮｔ（Ｎはディジタ
ルフィル夕のデータ議長）の期間Ａとする。Ｎは一般に
は１２〜１筋塁度である。またサンプリングレートは２
Ｎｔとする。一方、時間的に連続な、あいは任意のサン
プリングレートからなる１，サンプル１ビットの２値信
号は端子ＰＩから入力され、Ｄ形フリップフロップ１１
によりディジタルフィル夕からのサンプリング同期信号
ａのタイミングでサンプリングされる。ィンバータ１２
は入力２値信号が“黒信号”で“Ｈ”と仮定した場合、
“白送り”とするためのものである。ここで“白送り”
とは第２図に示されるような伝送方法、すなわち白信号
毎に極性を反転させた３値信号を変調信号の形で伝送す
る方法をいう。第５図ｄはフリツプフロツプ１１の出力
信号で、便宜上サンプリング時間Ｔ毎に“黒”，“白”
，…・・・と変化する画信号とする。この画信号ｄより
第５図ｅ，ｆに示す如く奇数番目、偶数番目毎の白信号
を分離する回路は周知の手段、例えば２分周回路１３、
およびアンドゲート１４，１５により構成される。次に
１６は（Ｎ−１）ビットのシフトレジスタであり、クロ
ツクＣＬＫをシフトクロツクとして同期信号ａシフトし
同期信号ａを（Ｎ−１）ｔ遅延する。１７は同期信号ａ
の立上りでセット、シフトレジスタ１６のＱＮ‐，出力
（第４図ｂ）の立上りでリセットされるＳＲ形フリップ
フロップで、そのＱ出力を第５図ｃに示す。
今フリップフロップ１７の出力Ｑ，Ｑを期間Ａのタイミ
ングでみると第６図に示すようになる。すなわちＱ，Ｑ
は実用上無視できる誤差範で“２の桶数”の関係にあり
、これら正極性および負極性の信号Ｑ，Ｑとそれぞれア
ンドゲート１８，１９の各一方の入力とし、前述のゲー
ト信号ｅ，ｆをそれぞれ各他方の入力とすれば、これら
のアンドゲート１８，１９の出力の論理和をとるオアゲ
ート２０の出力すなわち端子Ｐ２に得られる出力は５ｇ
に示すように白信号土１．０、黒信号０．０のはＢより
始まるＮビットのディジタル３値シリァル信号となる。
なお“２の数”表示における極性反転信号は厳密には全
ビットを“１”，“０”相互に変換た後、ＬＳＢに加え
たものであるが、第６図に示すような単なる“１”，“
０”の相互変換のみでも白信号のアンバランス（一側は
１．０であるのに対し十側は０．９９９…と大きさがな
っている）の度合いは、データ語長のＮビットとすると
ＬＳＢ相当分の磯凪であり、Ｎ＝１２の場合でも７２ｄ
Ｂであるので、実用上問題はない。また４図のスイッチ
２１は、一般にディジタルフィル夕のゲインを正確に１
にすることは困難であるので、そのゲインに応じて３値
信号出力のレベルを選択するためのものである。例えば
ゲインＣＦがＩＳＯＦ＜２の場合、出力ＱＮ‐２をフリ
ツプフロップ１７のリセット信号とすれば白信号のレベ
ルは土０．５となる。第７図は本発明の他の実施例を示
したもので、ディジタルローパスフイルタのデータ入力
のタイミングに等しいゲート信号（以後サンプリングゲ
ート信号と呼ぶ）を利用する。
ングでみると第６図に示すようになる。すなわちＱ，Ｑ
は実用上無視できる誤差範で“２の桶数”の関係にあり
、これら正極性および負極性の信号Ｑ，Ｑとそれぞれア
ンドゲート１８，１９の各一方の入力とし、前述のゲー
ト信号ｅ，ｆをそれぞれ各他方の入力とすれば、これら
のアンドゲート１８，１９の出力の論理和をとるオアゲ
ート２０の出力すなわち端子Ｐ２に得られる出力は５ｇ
に示すように白信号土１．０、黒信号０．０のはＢより
始まるＮビットのディジタル３値シリァル信号となる。
なお“２の数”表示における極性反転信号は厳密には全
ビットを“１”，“０”相互に変換た後、ＬＳＢに加え
たものであるが、第６図に示すような単なる“１”，“
０”の相互変換のみでも白信号のアンバランス（一側は
１．０であるのに対し十側は０．９９９…と大きさがな
っている）の度合いは、データ語長のＮビットとすると
ＬＳＢ相当分の磯凪であり、Ｎ＝１２の場合でも７２ｄ
Ｂであるので、実用上問題はない。また４図のスイッチ
２１は、一般にディジタルフィル夕のゲインを正確に１
にすることは困難であるので、そのゲインに応じて３値
信号出力のレベルを選択するためのものである。例えば
ゲインＣＦがＩＳＯＦ＜２の場合、出力ＱＮ‐２をフリ
ツプフロップ１７のリセット信号とすれば白信号のレベ
ルは土０．５となる。第７図は本発明の他の実施例を示
したもので、ディジタルローパスフイルタのデータ入力
のタイミングに等しいゲート信号（以後サンプリングゲ
ート信号と呼ぶ）を利用する。
出力される３値信号は前記実施例の場合と同じく“２の
補数表示”のＬＳＢより始まるＮビットのシリアル信号
である。サンプリングゲート信号は端子Ｐ３′より入力
される。この実施例によれば回路はさらに簡略化され、
ＳＲ形フリツプフロツプ１７はアンドゲート２２とィン
バータ２３に暦換えるとができる。アンドゲート２２の
入力はサンプリングゲート信号と、これを（Ｎ−１）ｔ
遅延した信号であるシフトレジスタ１６の出力ＱＮ‐，
であるのに、その出力は第６図Ｑの信号と同様になる。
一方このアンドゲート２２の出力をィンバータ２３で各
ビット反転すれば、ィンバータ２３の出力は第６図中の
Ｑの信号と同様となる。第８図は本発明のさらに他の実
施例を示したもので、出力される３値信号が“符号と絶
対値”表示のＢＢより始まるＮビットのシリアル信号の
一例である。
補数表示”のＬＳＢより始まるＮビットのシリアル信号
である。サンプリングゲート信号は端子Ｐ３′より入力
される。この実施例によれば回路はさらに簡略化され、
ＳＲ形フリツプフロツプ１７はアンドゲート２２とィン
バータ２３に暦換えるとができる。アンドゲート２２の
入力はサンプリングゲート信号と、これを（Ｎ−１）ｔ
遅延した信号であるシフトレジスタ１６の出力ＱＮ‐，
であるのに、その出力は第６図Ｑの信号と同様になる。
一方このアンドゲート２２の出力をィンバータ２３で各
ビット反転すれば、ィンバータ２３の出力は第６図中の
Ｑの信号と同様となる。第８図は本発明のさらに他の実
施例を示したもので、出力される３値信号が“符号と絶
対値”表示のＢＢより始まるＮビットのシリアル信号の
一例である。
この場合、アンドゲート２５の入力は端子Ｐ３′へのサ
ンプリングゲート信号とこれを（Ｎ−１）ｔ遅延した信
号であるシフトレジスター６の出力ＱＮ−，のィンバー
タ２４による反転信号であるので、その出力は後続する
ディジタルローパスフィルタの入力のタイミングでみる
と第６図ａのようになる。またオアゲート２７の入力は
インバータゲート２５の出力と、サンプリングゲート信
号およびこれを（Ｎ−１）ｔ遅延した号ＱＮ‐，を入力
とするアンドゲート２６の符号ビットのタイミングの１
ビット出力であるので、その出力は第９図ｂのようにな
る。従って先の実施例と同様の方法により、白信号±１
．０、黒号０．０（詳しくは土０．０）のＬＳＢより始
まる“符号＋大きさ”表示の３値シリアル信号が端子Ｐ
２より得られる。符号ビットはＮビット目に出力される
。なお白信号のレベルが常にフルスケール“１．ぴで良
い場合は第８図のアンドゲート２６とオアゲート２７不
要であり、“一１．０’’としては直接端子Ｐ３′への
サンプリングゲート信号を出力すれば良い。以上詳述た
ように本発明によれば後続するディジタルフィルタ等の
ディジタルプロセッサからのサンプリング同期信号ある
いはサンプリングゲート信号を利用することにより、１
サンプル１ビットの２値信号の１サンプルＮビット長の
ディジタル３値シリアル信号への変換回路を極めて簡単
な且つ十分な高精度でもつて構成することができる。
ンプリングゲート信号とこれを（Ｎ−１）ｔ遅延した信
号であるシフトレジスター６の出力ＱＮ−，のィンバー
タ２４による反転信号であるので、その出力は後続する
ディジタルローパスフィルタの入力のタイミングでみる
と第６図ａのようになる。またオアゲート２７の入力は
インバータゲート２５の出力と、サンプリングゲート信
号およびこれを（Ｎ−１）ｔ遅延した号ＱＮ‐，を入力
とするアンドゲート２６の符号ビットのタイミングの１
ビット出力であるので、その出力は第９図ｂのようにな
る。従って先の実施例と同様の方法により、白信号±１
．０、黒号０．０（詳しくは土０．０）のＬＳＢより始
まる“符号＋大きさ”表示の３値シリアル信号が端子Ｐ
２より得られる。符号ビットはＮビット目に出力される
。なお白信号のレベルが常にフルスケール“１．ぴで良
い場合は第８図のアンドゲート２６とオアゲート２７不
要であり、“一１．０’’としては直接端子Ｐ３′への
サンプリングゲート信号を出力すれば良い。以上詳述た
ように本発明によれば後続するディジタルフィルタ等の
ディジタルプロセッサからのサンプリング同期信号ある
いはサンプリングゲート信号を利用することにより、１
サンプル１ビットの２値信号の１サンプルＮビット長の
ディジタル３値シリアル信号への変換回路を極めて簡単
な且つ十分な高精度でもつて構成することができる。
第１図は本発明の一適用例である２値ＡＭ・ＰＭ方式の
変調回路の構成例、第２図はその動作を示す波形図、第
３図は従釆の２値−３値変換回路の回路構成図、第４図
は本発明の一実施例を示す回路構成図、第５図および第
６図はその動作を説明するための図、第７図および第８
図は本発明の他の実施例を示す回路構成図、第９図は第
８図の動作を説明するための図である。 １１・・…・Ｄ形フリツプフロツプ、１２，２３，２４
……インバータ、１３……２分周回路、１４，１５，１
８，１９，２２，２５，２６・・・・・・アンドゲート
、１６……（Ｎ−１）ビットシフトレジスタ、１７……
ＳＲ形フリップフロップ、２０，２７……オアゲート、
２１……スイッチ。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
変調回路の構成例、第２図はその動作を示す波形図、第
３図は従釆の２値−３値変換回路の回路構成図、第４図
は本発明の一実施例を示す回路構成図、第５図および第
６図はその動作を説明するための図、第７図および第８
図は本発明の他の実施例を示す回路構成図、第９図は第
８図の動作を説明するための図である。 １１・・…・Ｄ形フリツプフロツプ、１２，２３，２４
……インバータ、１３……２分周回路、１４，１５，１
８，１９，２２，２５，２６・・・・・・アンドゲート
、１６……（Ｎ−１）ビットシフトレジスタ、１７……
ＳＲ形フリップフロップ、２０，２７……オアゲート、
２１……スイッチ。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ ２値信号をその一方のレベルを中心レベルとし他方
のレベルを交互に極性反転して１サンプルＮビツト長の
デイジタル３値シリアル信号に変換するデイジタル２値
−３値変換回路において、前記他方のレベル信号を奇数
番目毎の信号と偶数番目毎の信号とに分離する手段と、
該２値−３値変換回路に後続するデイジタルプロセツサ
からのサンプリング同期信号またはサンプリングゲート
信号からＮビツト長の正極性の信号および負極性の信号
を得る手段と、この手段により得られた正極性の信号お
よび負極性の信号を前記分離された信号により選択的に
取出し前記デイジタル３値シリアル信号を得る手段とを
具備したことを特徴とするデイジタル２値−３値変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124873A JPS6036671B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタル２値−３値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124873A JPS6036671B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタル２値−３値変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457947A JPS5457947A (en) | 1979-05-10 |
| JPS6036671B2 true JPS6036671B2 (ja) | 1985-08-21 |
Family
ID=14896201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124873A Expired JPS6036671B2 (ja) | 1977-10-18 | 1977-10-18 | デイジタル２値−３値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036671B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166867U (ja) * | 1985-04-04 | 1986-10-16 | ||
| JPS62173485A (ja) * | 1986-01-27 | 1987-07-30 | 株式会社 正進社 | 学習システム |
| JPH07309085A (ja) * | 1994-05-16 | 1995-11-28 | Houyuu Shuppan Kk | 書 籍 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0426965D0 (en) * | 2004-12-09 | 2005-01-12 | Tang Bob | Methods to increase number of symbols in a transmission bit and to increase channel capacity in modulated transmissions, without needing to reduce signal |
-
1977
- 1977-10-18 JP JP52124873A patent/JPS6036671B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166867U (ja) * | 1985-04-04 | 1986-10-16 | ||
| JPS62173485A (ja) * | 1986-01-27 | 1987-07-30 | 株式会社 正進社 | 学習システム |
| JPH07309085A (ja) * | 1994-05-16 | 1995-11-28 | Houyuu Shuppan Kk | 書 籍 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457947A (en) | 1979-05-10 |
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