JPH10233680A - 拡散型分数分周器 - Google Patents
拡散型分数分周器Info
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- JPH10233680A JPH10233680A JP9037455A JP3745597A JPH10233680A JP H10233680 A JPH10233680 A JP H10233680A JP 9037455 A JP9037455 A JP 9037455A JP 3745597 A JP3745597 A JP 3745597A JP H10233680 A JPH10233680 A JP H10233680A
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- 238000010977 unit operation Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- H03K—PULSE TECHNIQUE
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- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 分数分周器の出力信号に含まれるスプリアス
を軽減する拡散型分数分周器を提供する。 【解決手段】 分周数が変化するポイントをランダムに
発生させることにより、分周数の変化するポイント間の
周期を変化させる。
を軽減する拡散型分数分周器を提供する。 【解決手段】 分周数が変化するポイントをランダムに
発生させることにより、分周数の変化するポイント間の
周期を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて分数分周器として使用される半導体装置に関する
ものである。
おいて分数分周器として使用される半導体装置に関する
ものである。
【０００２】
【従来の技術】分周器は、例えば周波数シンセサイザで
あるフェーズロックドループの一部に使用されている。
そして、分周器の中でも分数分周器を使ったフェーズロ
ックドループは、整数分周器を使ったものに比べ、基準
信号周波数を高く設定することができ、ロックアップタ
イムを短くする技術としてきわめて有用である。
あるフェーズロックドループの一部に使用されている。
そして、分周器の中でも分数分周器を使ったフェーズロ
ックドループは、整数分周器を使ったものに比べ、基準
信号周波数を高く設定することができ、ロックアップタ
イムを短くする技術としてきわめて有用である。
【０００３】従来の分数分周器について、図８を参照し
つつその動作を示す。分数分周器は分周数ＭとＭ＋１
（Ｍは任意の整数、以下において同じ）のプログラマブ
ルな２状態を持つ。そして、図８に示すタイムチャート
を用いて、分周数（Ｍ、Ｍ＋１）が制御されて、分数分
周器は動作する。図８のタイムチャートでは、単位動作
周期ＴをＮ分割し、単位動作周期Ｔにおいて分周数がＭ
＋１となるポイントを常に同じポイントで一回だけ発生
するようにしている。なお、図１において、単位動作周
期Ｔにおける各ポイントに対して順に０、１、・、・、
・、Ｎ−２、Ｎ−１と番号を付している。ここで、ポイ
ントとは、単位動作周期ＴがＮ分割された場合の各分割
のことをいう。その結果、１単位動作周期における平均
分周数Ｍ’は、 Ｍ’ ＝ ｛（Ｍ＋１）＋（Ｎ−１）×Ｍ｝／Ｎ ＝ Ｍ＋１／Ｎ となり、分数分周を実現している。
つつその動作を示す。分数分周器は分周数ＭとＭ＋１
（Ｍは任意の整数、以下において同じ）のプログラマブ
ルな２状態を持つ。そして、図８に示すタイムチャート
を用いて、分周数（Ｍ、Ｍ＋１）が制御されて、分数分
周器は動作する。図８のタイムチャートでは、単位動作
周期ＴをＮ分割し、単位動作周期Ｔにおいて分周数がＭ
＋１となるポイントを常に同じポイントで一回だけ発生
するようにしている。なお、図１において、単位動作周
期Ｔにおける各ポイントに対して順に０、１、・、・、
・、Ｎ−２、Ｎ−１と番号を付している。ここで、ポイ
ントとは、単位動作周期ＴがＮ分割された場合の各分割
のことをいう。その結果、１単位動作周期における平均
分周数Ｍ’は、 Ｍ’ ＝ ｛（Ｍ＋１）＋（Ｎ−１）×Ｍ｝／Ｎ ＝ Ｍ＋１／Ｎ となり、分数分周を実現している。
【０００４】
【発明が解決しようとする課題】従来の分数分周器で
は、図９に示すような周波数ｆｏの入力信号をＭ’分周
した周波数（ｆｏ／Ｍ’）の信号成分以外に、分数分周
器が均一の周期Ｔで同じ動作を繰り返すため、周波数
（ｆｏ／Ｍ’±ｆｓ）（但しｆｓ＝１／Ｔ）に強いスプ
リアス成分を含むという問題点がある。
は、図９に示すような周波数ｆｏの入力信号をＭ’分周
した周波数（ｆｏ／Ｍ’）の信号成分以外に、分数分周
器が均一の周期Ｔで同じ動作を繰り返すため、周波数
（ｆｏ／Ｍ’±ｆｓ）（但しｆｓ＝１／Ｔ）に強いスプ
リアス成分を含むという問題点がある。
【０００５】本発明は上記の問題に鑑み、スプリアスを
軽減する拡散型分数分周器を提供することを目的とす
る。
軽減する拡散型分数分周器を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の拡散型分数分周
器は、分周数ＭとＭ＋１の２状態を持つ拡散型分数分周
器において、分周数がＭ＋１となるポイントを乱数もし
くは乱数に近い数列によって制御する手段を有する。本
発明に係る拡散型分数分周器は、Ｎ分割された単位動作
周期を持つものである。分周数が変化するポイントがラ
ンダムもしくはランダムに近くなるため、分周数が変化
するポイント間の周期が一定にならず分散し、このた
め、拡散型分数分周器の出力信号に含まれるスプリアス
が分散・軽減する。
器は、分周数ＭとＭ＋１の２状態を持つ拡散型分数分周
器において、分周数がＭ＋１となるポイントを乱数もし
くは乱数に近い数列によって制御する手段を有する。本
発明に係る拡散型分数分周器は、Ｎ分割された単位動作
周期を持つものである。分周数が変化するポイントがラ
ンダムもしくはランダムに近くなるため、分周数が変化
するポイント間の周期が一定にならず分散し、このた
め、拡散型分数分周器の出力信号に含まれるスプリアス
が分散・軽減する。
【０００７】本発明の他の拡散型分数分周器は、分周数
ＭとＭ＋１の２状態を持ちＮ分割された単位動作周期を
持つ拡散型分数分周器において、第Ｌ周期の単位動作周
期中における分周数がＭ＋１となるポイントを、 （ａ×Ｌ×（Ｌ−１）／２） ｍｏｄ Ｎ （ａは任意の整数、ｍｏｄは剰余を表す）の値により制
御する手段を有する。分周数が変化するポイント間の周
期が変化するため、分周数が変化するポイント間の周期
が一定にならず分散し、このため、拡散型分数分周器の
出力信号に含まれるスプリアスが分散・軽減する。
ＭとＭ＋１の２状態を持ちＮ分割された単位動作周期を
持つ拡散型分数分周器において、第Ｌ周期の単位動作周
期中における分周数がＭ＋１となるポイントを、 （ａ×Ｌ×（Ｌ−１）／２） ｍｏｄ Ｎ （ａは任意の整数、ｍｏｄは剰余を表す）の値により制
御する手段を有する。分周数が変化するポイント間の周
期が変化するため、分周数が変化するポイント間の周期
が一定にならず分散し、このため、拡散型分数分周器の
出力信号に含まれるスプリアスが分散・軽減する。
【０００８】本発明の他の拡散型分数分周器は、第１の
累積器であって、その中にそれぞれ前記第１の累積器の
第１の入力端子、第２の入力端子、第３の入力端子、及
び第４の入力端子と第１の出力端子、及び第２の出力端
子を持ち、前記第１の累積器の前記第１の入力端子に整
数Ｋが、前記第１の累積器の前記第３の入力端子に整数
Ｎが、前記第１の累積器の前記第４の入力端子にクロッ
クが入力されるものと、第２の累積器であって、その中
にそれぞれ前記第２の累積器の第１の入力端子、第２の
入力端子、第３の入力端子、及び第４の入力端子と第１
の出力端子、及び第２の出力端子を持ち、前記第２の累
積器の前記第２の入力端子に前記第１の累積器の前記第
１の出力端子の出力値が、前記第２の累積器の前記第３
の入力端子に整数Ｎが、前記第２の累積器の前記第４の
入力端子に前記第１の累積器の前記第４の入力端子に入
力されるクロックと同期したクロックが入力されるもの
と、第３の累積器であって、その中にそれぞれ前記第３
の累積器の第１の入力端子、第２の入力端子、第３の入
力端子、及び第４の入力端子と第１の出力端子、及び第
２の出力端子を持ち、前記第３の累積器の前記第１の入
力端子に整数Ｋが、前記第３の累積器の前記第２の入力
端子に前記第３の累積器の前記第１の出力端子の出力値
が、前記第３の累積器の前記第３の入力端子に整数Ｎが
入力され、前記第３の累積器の前記第１の出力端子の出
力値を前記第２の累積器の前記第１の入力端子へ出力す
るものと、第４の累積器であって、その中にそれぞれ前
記第４の累積器の第１の入力端子、第２の入力端子、第
３の入力端子、及び第４の入力端子と第１の出力端子、
及び第２の出力端子を持ち、前記第４の累積器の前記第
１の入力端子に整数１が、前記第４の累積器の前記第２
の入力端子に前記第４の累積器の前記第１の出力端子の
出力値が、前記第４の累積器の前記第３の入力端子に整
数Ｎが、前記第４の累積器の前記第４の入力端子に前記
第１の累積器の前記第４の入力端子に入力されるクロッ
クと同期したクロックが入力され、前記第４の累積器の
前記第２の出力端子の出力値を前記第３の累積器の前記
第４の入力端子へ出力するものと、前記第４の累積器の
前記第２の出力端子から出力される値を記憶し、前記第
１の累積器の前記第４の入力端子に入力されるクロック
と同期したクロックにより制御され、記憶内容を出力す
る第１の遅延素子と、前記第１の累積器の前記第１の出
力端子の出力値と前記第２の累積器の前記第１の出力端
子の出力値とが入力され、前記第１の遅延素子の出力に
より制御されて、そのうちいずれか一方を前記第１の累
積器の前記第２の入力端子へ出力する第１のセレクタ
と、ＭとＭ＋１のプログラマブルな２状態を持ち、前記
第１の累積器の前記第２の出力端子から出力される値に
より（Ｍ、Ｍ＋１）の２状態が制御されるプログラマブ
ル分周器と、を具備し、前記第１の累積器、前記第２の
累積器、前記第３の累積器、前記第４の累積器は、それ
ぞれ、第１の入力端子と第２の入力端子に入力される値
を加算する加算器と、第３の入力端子に入力される値か
ら前記加算器の出力値を減算し、キャリー出力を第２の
出力端子に出力する減算器と、前記加算器の出力値と前
記減算器の出力値とが入力され、前記減算器のキャリー
出力により制御され、そのうちいずれか一方を出力する
セレクタと、前記セレクタから入力される値を記憶し、
前記第４の入力端子に入力されるクロックにより制御さ
れ、記憶した値を前記第１の出力端子に出力する遅延素
子と、を有する。分周数が変化するポイント間の周期が
変化するため、分周数が変化するポイント間の周期が一
定にならず分散し、このため、拡散型分数分周器の出力
信号に含まれるスプリアスが分散・軽減する。
累積器であって、その中にそれぞれ前記第１の累積器の
第１の入力端子、第２の入力端子、第３の入力端子、及
び第４の入力端子と第１の出力端子、及び第２の出力端
子を持ち、前記第１の累積器の前記第１の入力端子に整
数Ｋが、前記第１の累積器の前記第３の入力端子に整数
Ｎが、前記第１の累積器の前記第４の入力端子にクロッ
クが入力されるものと、第２の累積器であって、その中
にそれぞれ前記第２の累積器の第１の入力端子、第２の
入力端子、第３の入力端子、及び第４の入力端子と第１
の出力端子、及び第２の出力端子を持ち、前記第２の累
積器の前記第２の入力端子に前記第１の累積器の前記第
１の出力端子の出力値が、前記第２の累積器の前記第３
の入力端子に整数Ｎが、前記第２の累積器の前記第４の
入力端子に前記第１の累積器の前記第４の入力端子に入
力されるクロックと同期したクロックが入力されるもの
と、第３の累積器であって、その中にそれぞれ前記第３
の累積器の第１の入力端子、第２の入力端子、第３の入
力端子、及び第４の入力端子と第１の出力端子、及び第
２の出力端子を持ち、前記第３の累積器の前記第１の入
力端子に整数Ｋが、前記第３の累積器の前記第２の入力
端子に前記第３の累積器の前記第１の出力端子の出力値
が、前記第３の累積器の前記第３の入力端子に整数Ｎが
入力され、前記第３の累積器の前記第１の出力端子の出
力値を前記第２の累積器の前記第１の入力端子へ出力す
るものと、第４の累積器であって、その中にそれぞれ前
記第４の累積器の第１の入力端子、第２の入力端子、第
３の入力端子、及び第４の入力端子と第１の出力端子、
及び第２の出力端子を持ち、前記第４の累積器の前記第
１の入力端子に整数１が、前記第４の累積器の前記第２
の入力端子に前記第４の累積器の前記第１の出力端子の
出力値が、前記第４の累積器の前記第３の入力端子に整
数Ｎが、前記第４の累積器の前記第４の入力端子に前記
第１の累積器の前記第４の入力端子に入力されるクロッ
クと同期したクロックが入力され、前記第４の累積器の
前記第２の出力端子の出力値を前記第３の累積器の前記
第４の入力端子へ出力するものと、前記第４の累積器の
前記第２の出力端子から出力される値を記憶し、前記第
１の累積器の前記第４の入力端子に入力されるクロック
と同期したクロックにより制御され、記憶内容を出力す
る第１の遅延素子と、前記第１の累積器の前記第１の出
力端子の出力値と前記第２の累積器の前記第１の出力端
子の出力値とが入力され、前記第１の遅延素子の出力に
より制御されて、そのうちいずれか一方を前記第１の累
積器の前記第２の入力端子へ出力する第１のセレクタ
と、ＭとＭ＋１のプログラマブルな２状態を持ち、前記
第１の累積器の前記第２の出力端子から出力される値に
より（Ｍ、Ｍ＋１）の２状態が制御されるプログラマブ
ル分周器と、を具備し、前記第１の累積器、前記第２の
累積器、前記第３の累積器、前記第４の累積器は、それ
ぞれ、第１の入力端子と第２の入力端子に入力される値
を加算する加算器と、第３の入力端子に入力される値か
ら前記加算器の出力値を減算し、キャリー出力を第２の
出力端子に出力する減算器と、前記加算器の出力値と前
記減算器の出力値とが入力され、前記減算器のキャリー
出力により制御され、そのうちいずれか一方を出力する
セレクタと、前記セレクタから入力される値を記憶し、
前記第４の入力端子に入力されるクロックにより制御さ
れ、記憶した値を前記第１の出力端子に出力する遅延素
子と、を有する。分周数が変化するポイント間の周期が
変化するため、分周数が変化するポイント間の周期が一
定にならず分散し、このため、拡散型分数分周器の出力
信号に含まれるスプリアスが分散・軽減する。
【０００９】
【発明の実施の形態】本発明の拡散型分数分周器につい
て、図１乃至図７を参照しつつ説明する。 《実施例１》本発明の実施例１における拡散型分数分周
器について、図１乃至図２を参照しつつ説明する。拡散
型分数分周器は分周数（Ｍ、Ｍ＋１）の２状態を持つ。
そして、図１に示すタイムチャートを用いて分周数
（Ｍ、Ｍ＋１）が制御されて、拡散型分数分周器は動作
する。図１のタイムチャートでは、単位動作周期ＴをＮ
分割し、単位動作周期Ｔにおいて分周数がＭ＋１となる
ポイントをランダムに一回だけ発生させている。なお、
図１において、単位動作周期Ｔにおける各ポイントに対
して順に０、１、・、・、・、Ｎ−２、Ｎ−１と番号を
付している。
て、図１乃至図７を参照しつつ説明する。 《実施例１》本発明の実施例１における拡散型分数分周
器について、図１乃至図２を参照しつつ説明する。拡散
型分数分周器は分周数（Ｍ、Ｍ＋１）の２状態を持つ。
そして、図１に示すタイムチャートを用いて分周数
（Ｍ、Ｍ＋１）が制御されて、拡散型分数分周器は動作
する。図１のタイムチャートでは、単位動作周期ＴをＮ
分割し、単位動作周期Ｔにおいて分周数がＭ＋１となる
ポイントをランダムに一回だけ発生させている。なお、
図１において、単位動作周期Ｔにおける各ポイントに対
して順に０、１、・、・、・、Ｎ−２、Ｎ−１と番号を
付している。
【００１０】このようにすると、平均分周数Ｍ’を（Ｍ
＋１／Ｎ）に保ちながら、分周数が変化するポイント間
の時間間隔は、〔Ｔ、（２Ｎ−１）×Ｔ／Ｎ、２×Ｔ／
Ｎ、（Ｎ−２）×Ｔ／Ｎ、・、・、・〕となり、周期Ｔ
のみに集中せず、分散する。このため、拡散型分数分周
器の出力信号に含まれるスプリアスは、従来の分数分周
器に比べ、図２に示すように、ｆｏ／Ｍ’±ｆｓだけに
集中せず、その周辺の周波数に分散し、軽減される。ま
た、分周数の変化するポイントはランダムに制御するの
が理想であるが、Ｍ系列など乱数に近い数列を使って制
御してもよい。
＋１／Ｎ）に保ちながら、分周数が変化するポイント間
の時間間隔は、〔Ｔ、（２Ｎ−１）×Ｔ／Ｎ、２×Ｔ／
Ｎ、（Ｎ−２）×Ｔ／Ｎ、・、・、・〕となり、周期Ｔ
のみに集中せず、分散する。このため、拡散型分数分周
器の出力信号に含まれるスプリアスは、従来の分数分周
器に比べ、図２に示すように、ｆｏ／Ｍ’±ｆｓだけに
集中せず、その周辺の周波数に分散し、軽減される。ま
た、分周数の変化するポイントはランダムに制御するの
が理想であるが、Ｍ系列など乱数に近い数列を使って制
御してもよい。
【００１１】《実施例２》本発明の実施例２における拡
散型分数分周器について、図３を参照しつつ説明する。
拡散型分数分周器は分周数（Ｍ、Ｍ＋１）の２状態を持
つ。そして、図３に示すタイムチャートのように、単位
動作周期ＴをＮ分割し、第Ｌ周期の単位動作周期におい
て分周数がＭ＋１となるポイントの番号が、 （ａ×Ｌ×（Ｌ−１）／２ ｍｏｄ Ｎ） の値と一致するように制御され、拡散型分数分周器は動
作する。ただし、ｍｏｄは剰余を表しており、この例で
は、ａ＝１である。なお、１単位動作周期Ｔにおける各
ポイントに対して順に０、１、・、・、・、Ｎ−２、Ｎ
−１と番号を付けている。
散型分数分周器について、図３を参照しつつ説明する。
拡散型分数分周器は分周数（Ｍ、Ｍ＋１）の２状態を持
つ。そして、図３に示すタイムチャートのように、単位
動作周期ＴをＮ分割し、第Ｌ周期の単位動作周期におい
て分周数がＭ＋１となるポイントの番号が、 （ａ×Ｌ×（Ｌ−１）／２ ｍｏｄ Ｎ） の値と一致するように制御され、拡散型分数分周器は動
作する。ただし、ｍｏｄは剰余を表しており、この例で
は、ａ＝１である。なお、１単位動作周期Ｔにおける各
ポイントに対して順に０、１、・、・、・、Ｎ−２、Ｎ
−１と番号を付けている。
【００１２】このようにすると、平均分周数Ｍ’を（Ｍ
＋１／Ｎ）に保ちながら、分周数が変化するポイント間
の時間間隔は、〔Ｎ×Ｔ／Ｎ、（Ｎ＋１）×Ｔ／Ｎ、
（Ｎ＋２）×Ｔ／Ｎ、（Ｎ＋３）×Ｔ／Ｎ、・、・、
・、（２×Ｎ−１）×Ｔ／Ｎ、Ｎ×Ｔ／Ｎ、（Ｎ＋１）
×Ｔ／Ｎ、・、・、・〕となり、周期Ｔのみに集中せ
ず、分散する。そのため、実施例１と同様に拡散型分数
分周器の出力信号に含まれるスプリアスは、従来の分数
分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散し、軽
減される。
＋１／Ｎ）に保ちながら、分周数が変化するポイント間
の時間間隔は、〔Ｎ×Ｔ／Ｎ、（Ｎ＋１）×Ｔ／Ｎ、
（Ｎ＋２）×Ｔ／Ｎ、（Ｎ＋３）×Ｔ／Ｎ、・、・、
・、（２×Ｎ−１）×Ｔ／Ｎ、Ｎ×Ｔ／Ｎ、（Ｎ＋１）
×Ｔ／Ｎ、・、・、・〕となり、周期Ｔのみに集中せ
ず、分散する。そのため、実施例１と同様に拡散型分数
分周器の出力信号に含まれるスプリアスは、従来の分数
分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散し、軽
減される。
【００１３】《実施例３》本発明の実施例３における拡
散型分数分周器について、図４乃至図７を参照しつつ説
明する。図４は、実施例３における拡散型分数分周器の
構成を示しており、拡散型分数分周器はプログラマブル
分周器１、第１の累積器２、第２の累積器３、第３の累
積器４、第４の累積器５、セレクタ６、及び遅延素子７
を備えている。
散型分数分周器について、図４乃至図７を参照しつつ説
明する。図４は、実施例３における拡散型分数分周器の
構成を示しており、拡散型分数分周器はプログラマブル
分周器１、第１の累積器２、第２の累積器３、第３の累
積器４、第４の累積器５、セレクタ６、及び遅延素子７
を備えている。
【００１４】まず、第１の累積器２の内部構成と動作に
ついて図６を参照しつつ示す。第１の累積器２は、第１
の入力端子２１、第２の入力端子２２、第３の入力端子
２３、及び第４の入力端子２４の４入力端子と第１の出
力端子２５、及び第２の出力端子２６の２出力端子を持
ち、加算器６１、減算器６２、セレクタ６３、及び遅延
素子６４を備えている。なお、図６の（ｂ）は、図６の
（ａ）の第１の累積器２を示す記号である。加算器６１
は第１の入力端子２１と第２の入力端子２２に入力され
る値を加算するためのものである。減算器６２は、第３
の入力端子２３に入力される値から加算器６１の出力値
を減算し、キャリー出力を第２の出力端子２６に出力す
るためのものである。ここで、減算器６２は、キャリー
出力として減算結果が０の場合のみ１を出力し、それ以
外の場合には０を出力する。セレクタ６３は、減算器２
２のキャリー出力により制御され、加算器６１から入力
される加算値と減算器６２から入力される減算値のいず
れかを出力するためのものである。ここで、減算器６２
のキャリー出力が０の場合、加算器６１から入力される
加算値を出力し、減算器６２のキャリー出力が１の場
合、減算器６２から入力される減算値を出力する。遅延
素子６４は、セレクタ６３の出力値を記憶し、第４の入
力端子２４に入力されるクロックにより制御され、パル
スが入力される度に記憶した値を第１の出力端子２５に
出力するためのものである。
ついて図６を参照しつつ示す。第１の累積器２は、第１
の入力端子２１、第２の入力端子２２、第３の入力端子
２３、及び第４の入力端子２４の４入力端子と第１の出
力端子２５、及び第２の出力端子２６の２出力端子を持
ち、加算器６１、減算器６２、セレクタ６３、及び遅延
素子６４を備えている。なお、図６の（ｂ）は、図６の
（ａ）の第１の累積器２を示す記号である。加算器６１
は第１の入力端子２１と第２の入力端子２２に入力され
る値を加算するためのものである。減算器６２は、第３
の入力端子２３に入力される値から加算器６１の出力値
を減算し、キャリー出力を第２の出力端子２６に出力す
るためのものである。ここで、減算器６２は、キャリー
出力として減算結果が０の場合のみ１を出力し、それ以
外の場合には０を出力する。セレクタ６３は、減算器２
２のキャリー出力により制御され、加算器６１から入力
される加算値と減算器６２から入力される減算値のいず
れかを出力するためのものである。ここで、減算器６２
のキャリー出力が０の場合、加算器６１から入力される
加算値を出力し、減算器６２のキャリー出力が１の場
合、減算器６２から入力される減算値を出力する。遅延
素子６４は、セレクタ６３の出力値を記憶し、第４の入
力端子２４に入力されるクロックにより制御され、パル
スが入力される度に記憶した値を第１の出力端子２５に
出力するためのものである。
【００１５】以上のように構成された第１の累積器２の
基本動作の一例を図７に示す。なお、図７は、第１の入
力端子２１に整数１、第３の入力端子２３に整数１０、
第４の入力端子２４にクロックを入力し、第１の出力端
子２５と第２の入力端子２２を接続した場合である。こ
の場合には、第４の入力端子２４に１０個のパルスが入
力される度に、第２の出力端子２６から出力値１が出力
される。第２の累積器３、第３の累積器４、及び第４の
累積器５の内部構成は、第１の累積器２の内部構成と基
本動作が同一であり、同じ説明が適用できるため重複す
る記述は省略する。
基本動作の一例を図７に示す。なお、図７は、第１の入
力端子２１に整数１、第３の入力端子２３に整数１０、
第４の入力端子２４にクロックを入力し、第１の出力端
子２５と第２の入力端子２２を接続した場合である。こ
の場合には、第４の入力端子２４に１０個のパルスが入
力される度に、第２の出力端子２６から出力値１が出力
される。第２の累積器３、第３の累積器４、及び第４の
累積器５の内部構成は、第１の累積器２の内部構成と基
本動作が同一であり、同じ説明が適用できるため重複す
る記述は省略する。
【００１６】なお、分周数（Ｍ、Ｍ＋１）の２状態を持
つプログラマブル分周器に対し、第１の累積器２を利用
し、第２の出力端子からの出力値が１となる場合に分周
数がＭ＋１となるように制御すれば、平均分周数Ｍ’が
（Ｍ＋１／Ｎ）である従来の分数分周器を構成すること
ができる。
つプログラマブル分周器に対し、第１の累積器２を利用
し、第２の出力端子からの出力値が１となる場合に分周
数がＭ＋１となるように制御すれば、平均分周数Ｍ’が
（Ｍ＋１／Ｎ）である従来の分数分周器を構成すること
ができる。
【００１７】次に、図４の拡散型分数分周器について示
す。ここで、Ｎ個のクロックが入力される時間を１周期
とする。第１の累積器２は、第１の入力端子２１に整数
Ｋ、第２の入力端子２２にセレクタ６の出力値、第３の
入力端子２３に整数Ｎ、第４の入力端子２４にクロック
が入力され、第２の出力端子２６の出力値によりプログ
ラマブル分周器１を制御する。第２の累積器３は、第１
の入力端子３１に第３の累積器４の第１の出力端子４
５、第２の入力端子３２に第１の累積器２の第１の出力
端子２５、第３の入力端子３３に整数Ｎ、第４の入力端
子３４にクロックが入力される。第３の累積器４は、第
１の入力端子４１に整数Ｋ、第２の入力端子４２に第１
の出力端子４５の出力値、第３の入力端子４３に整数
Ｎ、第４の入力端子４４に第４の累積器５の第２の出力
端子５６の出力値が入力される。第４の累積器５は、第
１の入力端子５１に整数１、第２の入力端子５２に第１
の出力端子の出力値５５、第３の入力端子５３に整数
Ｎ、第４の入力端子５４にクロックが入力され、１周期
Ｔ毎に、第２の出力端子から１を出力し、第３の累積器
４を制御する。遅延素子７は、第４の累積器５の第２の
出力端子５６から出力される値を記憶し、クロックによ
り制御され記憶した内容を出力する。セレクタ６は、遅
延素子７の出力により制御され、第１の累積器２の第１
の出力端子２５から入力される値と第２の累積器３の第
１の出力端子３５から入力される値のいずれかを出力す
る。ここで、遅延素子７の出力値が０の場合、第１の累
積器２の第１の出力端子２５から入力される値を出力
し、遅延素子７の出力値が１の場合、第２の累積器３の
第１の出力端子３５から入力される値を出力する。プロ
グラマブル分周器１は、分周数（Ｍ、Ｍ＋１）の２状態
を持ち、第１の累積器２の第２の出力端子から出力され
る値により制御され、分周数（Ｍ、Ｍ＋１）の２状態が
変化する。ここで、第１の累積器２の第２の出力端子２
６からの出力値が１の場合に分周数がＭ＋１となる。
す。ここで、Ｎ個のクロックが入力される時間を１周期
とする。第１の累積器２は、第１の入力端子２１に整数
Ｋ、第２の入力端子２２にセレクタ６の出力値、第３の
入力端子２３に整数Ｎ、第４の入力端子２４にクロック
が入力され、第２の出力端子２６の出力値によりプログ
ラマブル分周器１を制御する。第２の累積器３は、第１
の入力端子３１に第３の累積器４の第１の出力端子４
５、第２の入力端子３２に第１の累積器２の第１の出力
端子２５、第３の入力端子３３に整数Ｎ、第４の入力端
子３４にクロックが入力される。第３の累積器４は、第
１の入力端子４１に整数Ｋ、第２の入力端子４２に第１
の出力端子４５の出力値、第３の入力端子４３に整数
Ｎ、第４の入力端子４４に第４の累積器５の第２の出力
端子５６の出力値が入力される。第４の累積器５は、第
１の入力端子５１に整数１、第２の入力端子５２に第１
の出力端子の出力値５５、第３の入力端子５３に整数
Ｎ、第４の入力端子５４にクロックが入力され、１周期
Ｔ毎に、第２の出力端子から１を出力し、第３の累積器
４を制御する。遅延素子７は、第４の累積器５の第２の
出力端子５６から出力される値を記憶し、クロックによ
り制御され記憶した内容を出力する。セレクタ６は、遅
延素子７の出力により制御され、第１の累積器２の第１
の出力端子２５から入力される値と第２の累積器３の第
１の出力端子３５から入力される値のいずれかを出力す
る。ここで、遅延素子７の出力値が０の場合、第１の累
積器２の第１の出力端子２５から入力される値を出力
し、遅延素子７の出力値が１の場合、第２の累積器３の
第１の出力端子３５から入力される値を出力する。プロ
グラマブル分周器１は、分周数（Ｍ、Ｍ＋１）の２状態
を持ち、第１の累積器２の第２の出力端子から出力され
る値により制御され、分周数（Ｍ、Ｍ＋１）の２状態が
変化する。ここで、第１の累積器２の第２の出力端子２
６からの出力値が１の場合に分周数がＭ＋１となる。
【００１８】以上のように構成された拡散型分数分周器
の動作の一例を図５に示す。ただし、Ｋ＝１、Ｎ＝１０
の場合である。図５より、分周数がＭ＋１となるポイン
ト間の時間間隔が、〔１０×Ｔ／１０、９×Ｔ／１０、
８×Ｔ／１０、・、・、・、１×Ｔ／１０、１０×Ｔ／
１０、・、・、・〕となり、周期Ｔのみに集中せず、分
散する。そのため、実施例１及び実施例２と同様に拡散
型分数分周器の出力信号に含まれるスプリアスは、従来
の分数分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散
し、軽減される。
の動作の一例を図５に示す。ただし、Ｋ＝１、Ｎ＝１０
の場合である。図５より、分周数がＭ＋１となるポイン
ト間の時間間隔が、〔１０×Ｔ／１０、９×Ｔ／１０、
８×Ｔ／１０、・、・、・、１×Ｔ／１０、１０×Ｔ／
１０、・、・、・〕となり、周期Ｔのみに集中せず、分
散する。そのため、実施例１及び実施例２と同様に拡散
型分数分周器の出力信号に含まれるスプリアスは、従来
の分数分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散
し、軽減される。
【００１９】なお、以上はＫ＝１の場合であるが、Ｋは
Ｋ≦Ｎを満たす整数であればよく、Ｋ＝１の場合と同様
に分数分周器の出力信号に含まれるスプリアスは、従来
の分数分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散
し、軽減される。
Ｋ≦Ｎを満たす整数であればよく、Ｋ＝１の場合と同様
に分数分周器の出力信号に含まれるスプリアスは、従来
の分数分周器に比べ、ｆｏ／Ｍ’±ｆｓに集中せず分散
し、軽減される。
【００２０】
【発明の効果】以上のように、拡散型分数分周器の分周
数の変化する周期が一定とならないようにすることによ
り、出力信号に含まれるスプリアスを軽減させる拡散型
分数分周器を提供することができる。
数の変化する周期が一定とならないようにすることによ
り、出力信号に含まれるスプリアスを軽減させる拡散型
分数分周器を提供することができる。
【図１】 本発明の拡散型分数分周器の動作を制御する
タイムチャート。
タイムチャート。
【図２】 本発明の拡散型分数分周器の出力信号スペク
トル。
トル。
【図３】 本発明の他の拡散型分数分周器の動作を制御
するタイムチャート。
するタイムチャート。
【図４】 本発明の他の実施例における拡散型分数分周
器の構成。
器の構成。
【図５】 図４の拡散型分数分周器の動作。
【図６】 図４の拡散型分数分周器を構成する第１の累
積器の構成。
積器の構成。
【図７】 図６の第１の累積器の動作。
【図８】 従来の分数分周器の動作を制御するタイムチ
ャート。
ャート。
【図９】 従来の分数分周器の出力信号スペクトル。
１ プログラマブル分周器 ２ 第１の累積器 ３ 第２の累積器 ４ 第３の累積器 ５ 第４の累積器 ６ セレクタ ７ 遅延素子 ６１ 加算器 ６２ 減算器 ６３ セレクタ ６４ 遅延素子
Claims (4)
- 【請求項１】 分周数ＭとＭ＋１（Ｍは任意の整数）の
２状態を持つ拡散型分数分周器において、 分周数がＭ＋１となるポイントを乱数もしくは乱数に近
い数列によって制御する手段を有する拡散型分数分周
器。 - 【請求項２】 Ｎ分割された単位動作周期を持つ請求項
１に記載した拡散型分数分周器。 - 【請求項３】 分周数ＭとＭ＋１（Ｍは任意の整数）の
２状態を持ちＮ分割された単位動作周期を持つ拡散型分
数分周器において、 第Ｌ周期の単位動作周期中における分周数がＭ＋１とな
るポイントを、 （ａ×Ｌ×（Ｌ−１）／２） ｍｏｄ Ｎ （ａは任意の整数、ｍｏｄは剰余を表す）の値により制
御する手段を有する拡散型分数分周器。 - 【請求項４】 第１の累積器であって、その中にそれぞ
れ前記第１の累積器の第１の入力端子、第２の入力端
子、第３の入力端子、及び第４の入力端子と第１の出力
端子、及び第２の出力端子を持ち、前記第１の累積器の
前記第１の入力端子に整数Ｋが、前記第１の累積器の前
記第３の入力端子に整数Ｎが、前記第１の累積器の前記
第４の入力端子にクロックが入力されるものと、 第２の累積器であって、その中にそれぞれ前記第２の累
積器の第１の入力端子、第２の入力端子、第３の入力端
子、及び第４の入力端子と第１の出力端子、及び第２の
出力端子を持ち、前記第２の累積器の前記第２の入力端
子に前記第１の累積器の前記第１の出力端子の出力値
が、前記第２の累積器の前記第３の入力端子に整数Ｎ
が、前記第２の累積器の前記第４の入力端子に前記第１
の累積器の前記第４の入力端子に入力されるクロックと
同期したクロックが入力されるものと、 第３の累積器であって、その中にそれぞれ前記第３の累
積器の第１の入力端子、第２の入力端子、第３の入力端
子、及び第４の入力端子と第１の出力端子、及び第２の
出力端子を持ち、前記第３の累積器の前記第１の入力端
子に整数Ｋが、前記第３の累積器の前記第２の入力端子
に前記第３の累積器の前記第１の出力端子の出力値が、
前記第３の累積器の前記第３の入力端子に整数Ｎが入力
され、前記第３の累積器の前記第１の出力端子の出力値
を前記第２の累積器の前記第１の入力端子へ出力するも
のと、 第４の累積器であって、その中にそれぞれ前記第４の累
積器の第１の入力端子、第２の入力端子、第３の入力端
子、及び第４の入力端子と第１の出力端子、及び第２の
出力端子を持ち、前記第４の累積器の前記第１の入力端
子に整数１が、前記第４の累積器の前記第２の入力端子
に前記第４の累積器の前記第１の出力端子の出力値が、
前記第４の累積器の前記第３の入力端子に整数Ｎが、前
記第４の累積器の前記第４の入力端子に前記第１の累積
器の前記第４の入力端子に入力されるクロックと同期し
たクロックが入力され、前記第４の累積器の前記第２の
出力端子の出力値を前記第３の累積器の前記第４の入力
端子へ出力するものと、 前記第４の累積器の前記第２の出力端子から出力される
値を記憶し、前記第１の累積器の前記第４の入力端子に
入力されるクロックと同期したクロックにより制御さ
れ、記憶内容を出力する第１の遅延素子と、 前記第１の累積器の前記第１の出力端子の出力値と前記
第２の累積器の前記第１の出力端子の出力値とが入力さ
れ、前記第１の遅延素子の出力により制御されて、その
うちいずれか一方を前記第１の累積器の前記第２の入力
端子へ出力する第１のセレクタと、 ＭとＭ＋１のプログラマブルな２状態を持ち、前記第１
の累積器の前記第２の出力端子から出力される値により
（Ｍ、Ｍ＋１）の２状態が制御されるプログラマブル分
周器と、 を具備し、 前記第１の累積器、前記第２の累積器、前記第３の累積
器、前記第４の累積器は、それぞれ、 第１の入力端子と第２の入力端子に入力される値を加算
する加算器と、 第３の入力端子に入力される値から前記加算器の出力値
を減算し、キャリー出力を第２の出力端子に出力する減
算器と、 前記加算器の出力値と前記減算器の出力値とが入力さ
れ、前記減算器のキャリー出力により制御され、そのう
ちいずれか一方を出力するセレクタと、 前記セレクタから入力される値を記憶し、前記第４の入
力端子に入力されるクロックにより制御され、記憶した
値を前記第１の出力端子に出力する遅延素子と、 を有する、 ことを特徴とする拡散型分数分周器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09037455A JP3132810B2 (ja) | 1997-02-21 | 1997-02-21 | 拡散型分数分周器 |
| US09/026,231 US6075834A (en) | 1997-02-21 | 1998-02-19 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09037455A JP3132810B2 (ja) | 1997-02-21 | 1997-02-21 | 拡散型分数分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233680A true JPH10233680A (ja) | 1998-09-02 |
| JP3132810B2 JP3132810B2 (ja) | 2001-02-05 |
Family
ID=12498002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09037455A Expired - Fee Related JP3132810B2 (ja) | 1997-02-21 | 1997-02-21 | 拡散型分数分周器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6075834A (ja) |
| JP (1) | JP3132810B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| CN103593161A (zh) * | 2013-11-20 | 2014-02-19 | 上海爱信诺航芯电子科技有限公司 | 基于真随机数发生器的全随机任意分数分频器及方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1612942A1 (en) * | 2004-06-30 | 2006-01-04 | Infineon Technologies AG | A fractional divider system and method |
| CN110324040A (zh) * | 2019-05-06 | 2019-10-11 | 杭州阿姆科技有限公司 | 一种时钟频率调整的方法及装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637734A (en) * | 1979-09-04 | 1981-04-11 | Matsushita Electric Ind Co Ltd | Frequency dividing device |
| US4559613A (en) * | 1982-06-29 | 1985-12-17 | The United States Of America As Represented By The Secretary Of The Air Force | Digital frequency synthesizer circuit |
| GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
| US5070310A (en) * | 1990-08-31 | 1991-12-03 | Motorola, Inc. | Multiple latched accumulator fractional N synthesis |
-
1997
- 1997-02-21 JP JP09037455A patent/JP3132810B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/026,231 patent/US6075834A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| CN103593161A (zh) * | 2013-11-20 | 2014-02-19 | 上海爱信诺航芯电子科技有限公司 | 基于真随机数发生器的全随机任意分数分频器及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132810B2 (ja) | 2001-02-05 |
| US6075834A (en) | 2000-06-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |