JPH09223959A - 分周回路 - Google Patents
分周回路Info
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- JPH09223959A JPH09223959A JP8028218A JP2821896A JPH09223959A JP H09223959 A JPH09223959 A JP H09223959A JP 8028218 A JP8028218 A JP 8028218A JP 2821896 A JP2821896 A JP 2821896A JP H09223959 A JPH09223959 A JP H09223959A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 ＩＣ化が容易で、一層の小型化、低消費電力
化が可能な分数分周回路を提供する。 【解決手段】 分周回路の構成は、少なくとも、分数分
周比の分母と分子の差を格納するレジスタａ２５と、分
数分周比の分子を格納するレジスタｂ２６と、レジスタ
ａ２５とレジスタｂ２６を切り替えて演算器２８に接続
するセレクタ２７と、被分周信号のタイミングで演算器
２８の出力を取り込むフリップフロップ２９と、前記レ
ジスタａ２５と前記フリップフロップ２９の値を比較す
る比較器３０と、前記比較器３０の出力と被分周信号を
入力し、その論理積を演算する論理回路３１とから構成
される。
化が可能な分数分周回路を提供する。 【解決手段】 分周回路の構成は、少なくとも、分数分
周比の分母と分子の差を格納するレジスタａ２５と、分
数分周比の分子を格納するレジスタｂ２６と、レジスタ
ａ２５とレジスタｂ２６を切り替えて演算器２８に接続
するセレクタ２７と、被分周信号のタイミングで演算器
２８の出力を取り込むフリップフロップ２９と、前記レ
ジスタａ２５と前記フリップフロップ２９の値を比較す
る比較器３０と、前記比較器３０の出力と被分周信号を
入力し、その論理積を演算する論理回路３１とから構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は分周回路に関し、更
に詳しくは１より小さい有理数の分周比を持つ分周回路
の構成に関する。
に詳しくは１より小さい有理数の分周比を持つ分周回路
の構成に関する。
【０００２】
【従来の技術】従来、分数分周比を持つ分周回路は、基
準クロック周波数の分周比の分母分の１の周波数を比較
周波数とするＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）を用いた発振回路により構成されていた。また、
基準クロック信号を入力とするカウンタと、カウンタ出
力を入力とする論理回路もしくは記憶装置により、出力
するクロックパルスを、基準クロック信号より取捨選択
する方式の分周回路もあった。
準クロック周波数の分周比の分母分の１の周波数を比較
周波数とするＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）を用いた発振回路により構成されていた。また、
基準クロック信号を入力とするカウンタと、カウンタ出
力を入力とする論理回路もしくは記憶装置により、出力
するクロックパルスを、基準クロック信号より取捨選択
する方式の分周回路もあった。
【０００３】例えばＰＬＬを用いた分周回路の一例につ
いて図６を参照して説明する。この例は入力周波数ｆ0
から分数分周比がＮ2 ／Ｎ1 のパルスを生成しようとす
るものであって、ｆ0 を分周比の分母分の１、即ち１／
Ｎ1 に分周するカウンタ４１と、分周されたｆ0 ／Ｎ1
を比較周波数として位相の比較を行う位相比較器４２
と、位相比較器４２からの出力を通過させるローパスフ
ィルタ（ＬＰＦ）４３と、ＬＰＦ４３の出力電圧に対応
した周波数で発振する電圧制御発振器（ＶＣＯ）４４
と、このＶＣＯ４４で発振したパルスを分数分周比の分
子の値Ｎ2 で分周するカウンタ４５から構成されてい
る。
いて図６を参照して説明する。この例は入力周波数ｆ0
から分数分周比がＮ2 ／Ｎ1 のパルスを生成しようとす
るものであって、ｆ0 を分周比の分母分の１、即ち１／
Ｎ1 に分周するカウンタ４１と、分周されたｆ0 ／Ｎ1
を比較周波数として位相の比較を行う位相比較器４２
と、位相比較器４２からの出力を通過させるローパスフ
ィルタ（ＬＰＦ）４３と、ＬＰＦ４３の出力電圧に対応
した周波数で発振する電圧制御発振器（ＶＣＯ）４４
と、このＶＣＯ４４で発振したパルスを分数分周比の分
子の値Ｎ2 で分周するカウンタ４５から構成されてい
る。
【０００４】仮に電圧制御発振器４４の発振周波数をｆ
1 とすると、カウンタ４５で分周されたｆ1 ／Ｎ2 とｆ
0 ／Ｎ1 とが位相比較器４２で位相が比較されてｆ0 ／
Ｎ1に対するｆ1 ／Ｎ2 の位相差に応じた電圧が発生
し、更にＶＣＯ４４でこの電圧に対応した周波数の発振
がなされる。この制御系においては、暫時、位相比較器
４２における２つの入力は一定の位相差を有する同じ周
波数に収斂していく。従ってｆ0 ／Ｎ1 ＝ｆ1 ／Ｎ2 、
即ちｆ1 ＝ｆ0 Ｎ2 ／Ｎ1 となり、ＶＣＯ４４の出力端
では入力周波数ｆ0 のＮ2 ／Ｎ1 の分数分周比を有する
クロックを得ることができるものである。
1 とすると、カウンタ４５で分周されたｆ1 ／Ｎ2 とｆ
0 ／Ｎ1 とが位相比較器４２で位相が比較されてｆ0 ／
Ｎ1に対するｆ1 ／Ｎ2 の位相差に応じた電圧が発生
し、更にＶＣＯ４４でこの電圧に対応した周波数の発振
がなされる。この制御系においては、暫時、位相比較器
４２における２つの入力は一定の位相差を有する同じ周
波数に収斂していく。従ってｆ0 ／Ｎ1 ＝ｆ1 ／Ｎ2 、
即ちｆ1 ＝ｆ0 Ｎ2 ／Ｎ1 となり、ＶＣＯ４４の出力端
では入力周波数ｆ0 のＮ2 ／Ｎ1 の分数分周比を有する
クロックを得ることができるものである。
【０００５】しかしながら、上述したようにＰＬＬを用
いた発振回路を有する構成では、位相差に応じたアナロ
グ量の電圧を扱うことになり、従ってアナログ回路とデ
ジタル回路が混在するためにＩＣ化が困難で、回路規模
が大きくなり、また消費電力も大きくなるものであっ
た。また、自動制御の特性上、クロック周波数が安定す
るまでに、比較的時間を要していた。
いた発振回路を有する構成では、位相差に応じたアナロ
グ量の電圧を扱うことになり、従ってアナログ回路とデ
ジタル回路が混在するためにＩＣ化が困難で、回路規模
が大きくなり、また消費電力も大きくなるものであっ
た。また、自動制御の特性上、クロック周波数が安定す
るまでに、比較的時間を要していた。
【０００６】一方、カウンタと論理回路、記憶装置によ
る構成法はデジタル回路だけによる構成であり、ＩＣ化
は容易で回路の小型化、低消費電力化が図れるが、それ
でも尚、実際の電子機器の搭載においては近年の電子機
器に要求される性能を十分に満足できるものではなかっ
た。
る構成法はデジタル回路だけによる構成であり、ＩＣ化
は容易で回路の小型化、低消費電力化が図れるが、それ
でも尚、実際の電子機器の搭載においては近年の電子機
器に要求される性能を十分に満足できるものではなかっ
た。
【０００７】
【発明が解決しようとする課題】従って本発明の課題
は、アナログ回路を用いたＰＬＬ、およびカウンタ、記
憶回路を用いることなく、デジタル回路による構成でＩ
Ｃ化が容易な、また、より一層の回路の小型化、低消費
電力化を図ることが可能な分数分周比を有する分周回路
を提供しようとするものである。
は、アナログ回路を用いたＰＬＬ、およびカウンタ、記
憶回路を用いることなく、デジタル回路による構成でＩ
Ｃ化が容易な、また、より一層の回路の小型化、低消費
電力化を図ることが可能な分数分周比を有する分周回路
を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明は上記課題に鑑み
成されたものであり、基準クロック信号の周波数を有理
数倍に分周する分周回路において、前記基準クロック信
号を入力する基準クロック信号入力端子と、前記基準ク
ロック信号に同期して、その入力値を記憶するフリップ
フロップと、前記分周回路の分周比の分子の値を記憶す
る第一のレジスタと、分周比の分母の値と分子の値との
差を記憶する第二のレジスタと、前記フリップフロップ
の出力値と、前記第一のレジスタに記憶された値と前記
第二のレジスタに記憶された値のいずれか一方との大小
を比較する比較器と、前記比較器の出力により、前記第
一のレジスタと前記第二のレジスタのいずれか一方の出
力を選択し、その出力とするセレクタと、前記セレクタ
の出力と前記フリップフロップの出力とを入力とし、前
記比較器の出力により加算演算または減算演算を選択さ
れる演算器と、前記基準クロック信号と前記比較器出力
を入力とする論理回路とを有し、更に、前記演算器の出
力を前記フリップフロップの入力とし、前記論理回路の
出力を以て分周の出力とする分周回路を構成する。
成されたものであり、基準クロック信号の周波数を有理
数倍に分周する分周回路において、前記基準クロック信
号を入力する基準クロック信号入力端子と、前記基準ク
ロック信号に同期して、その入力値を記憶するフリップ
フロップと、前記分周回路の分周比の分子の値を記憶す
る第一のレジスタと、分周比の分母の値と分子の値との
差を記憶する第二のレジスタと、前記フリップフロップ
の出力値と、前記第一のレジスタに記憶された値と前記
第二のレジスタに記憶された値のいずれか一方との大小
を比較する比較器と、前記比較器の出力により、前記第
一のレジスタと前記第二のレジスタのいずれか一方の出
力を選択し、その出力とするセレクタと、前記セレクタ
の出力と前記フリップフロップの出力とを入力とし、前
記比較器の出力により加算演算または減算演算を選択さ
れる演算器と、前記基準クロック信号と前記比較器出力
を入力とする論理回路とを有し、更に、前記演算器の出
力を前記フリップフロップの入力とし、前記論理回路の
出力を以て分周の出力とする分周回路を構成する。
【０００９】前記分周回路の第一のレジスタと第二のレ
ジスタの内容を変更する制御回路を付加した分周回路を
構成して上記課題を解決する。
ジスタの内容を変更する制御回路を付加した分周回路を
構成して上記課題を解決する。
【００１０】従って本発明によれば、ＰＬＬを用いるこ
となくデジタル回路だけで分周回路を構成することがで
きるため、ＩＣ化が容易となり、回路の小型化が実現で
きる。また、カウンタと論理回路、記憶装置等により構
成した場合に比べ、回路規模を小型化することが可能
で、ＩＣとして実現する際のチップ占有面積を削減で
き、また消費電力を節減することができる。
となくデジタル回路だけで分周回路を構成することがで
きるため、ＩＣ化が容易となり、回路の小型化が実現で
きる。また、カウンタと論理回路、記憶装置等により構
成した場合に比べ、回路規模を小型化することが可能
で、ＩＣとして実現する際のチップ占有面積を削減で
き、また消費電力を節減することができる。
【００１１】
【発明の実施の形態】本発明による分周回路の実施形態
例について図１ないし図５を参照して説明する。図１は
本発明が使用されるシステムの一例であるデジタル携帯
電話端末のブロック図である。図２は本発明の第一の実
施形態例であり、図３は第一の実施形態例の要部のタイ
ミングチャートである。図４は第二の実施形態例であ
り、また、図５は第三の実施形態例である。
例について図１ないし図５を参照して説明する。図１は
本発明が使用されるシステムの一例であるデジタル携帯
電話端末のブロック図である。図２は本発明の第一の実
施形態例であり、図３は第一の実施形態例の要部のタイ
ミングチャートである。図４は第二の実施形態例であ
り、また、図５は第三の実施形態例である。
【００１２】まず、本発明を使用する装置の一例である
スペクトル拡散を用いたデジタル携帯電話端末のシステ
ムについて図１を参照して説明する。デジタル携帯電話
端末は送信系および受信系の２つの系統からなりたって
おり、アンテナ１のみ共有化されている。
スペクトル拡散を用いたデジタル携帯電話端末のシステ
ムについて図１を参照して説明する。デジタル携帯電話
端末は送信系および受信系の２つの系統からなりたって
おり、アンテナ１のみ共有化されている。
【００１３】受信系では、アンテナ１より受信された受
信信号がＲＦフロントエンド２を通り、受信ＲＦ混合器
３においてＲＦ搬送波から中間周波数までＲＦ局部発振
器１７の発振周波数で周波数変調され、受信中間周波処
理部４で中間周波処理がされた後、受信中間周波混合器
５で周波数変換され、ベースバンド信号となる。更に受
信ベースバンド処理部６でベースバンド処理がされた
後、Ａ／Ｄ変換器７でＡ／Ｄ変換され、受信デジタル処
理部８でスペクトル逆拡散、復号化、Ｄ／Ａ変換された
後、音声信号出力装置９より音声信号として出力され
る。
信信号がＲＦフロントエンド２を通り、受信ＲＦ混合器
３においてＲＦ搬送波から中間周波数までＲＦ局部発振
器１７の発振周波数で周波数変調され、受信中間周波処
理部４で中間周波処理がされた後、受信中間周波混合器
５で周波数変換され、ベースバンド信号となる。更に受
信ベースバンド処理部６でベースバンド処理がされた
後、Ａ／Ｄ変換器７でＡ／Ｄ変換され、受信デジタル処
理部８でスペクトル逆拡散、復号化、Ｄ／Ａ変換された
後、音声信号出力装置９より音声信号として出力され
る。
【００１４】送信系では音声信号入力装置１６より入力
された音声信号は、まずデジタル処理部１５でＡ／Ｄ変
換、符号化処理を経た後、スペクトル拡散される。スペ
クトル拡散されたデジタル信号はＤ／Ａ変換器１４でＤ
／Ａ変換された後、送信ベースバンド処理部１３でベー
スバンド処理が施され、送信中間周波混合器１２で送信
中間周波数に周波数変換される。更に、送信中間周波処
理部１１で中間周波処理が施され、送信ＲＦ混合器１０
でＲＦ局部発振器１７の発振周波数でＲＦ搬送波に周波
数変換された後、ＲＦフロントエンド２を通ってアンテ
ナ１より送信される。
された音声信号は、まずデジタル処理部１５でＡ／Ｄ変
換、符号化処理を経た後、スペクトル拡散される。スペ
クトル拡散されたデジタル信号はＤ／Ａ変換器１４でＤ
／Ａ変換された後、送信ベースバンド処理部１３でベー
スバンド処理が施され、送信中間周波混合器１２で送信
中間周波数に周波数変換される。更に、送信中間周波処
理部１１で中間周波処理が施され、送信ＲＦ混合器１０
でＲＦ局部発振器１７の発振周波数でＲＦ搬送波に周波
数変換された後、ＲＦフロントエンド２を通ってアンテ
ナ１より送信される。
【００１５】ここで、送信系における入力信号のＡ／Ｄ
変換処理、送信ベースバンド信号のＤ／Ａ変換処理、ま
た、受信系における受信ベースバンド信号のＡ／Ｄ変換
処理、出力音声信号のＤ／Ａ変換処理の４つの処理を含
め、送受信系のデジタル処理部におけるクロック周波数
は、周波数拡散処理における拡散クロック周波数から決
められている。
変換処理、送信ベースバンド信号のＤ／Ａ変換処理、ま
た、受信系における受信ベースバンド信号のＡ／Ｄ変換
処理、出力音声信号のＤ／Ａ変換処理の４つの処理を含
め、送受信系のデジタル処理部におけるクロック周波数
は、周波数拡散処理における拡散クロック周波数から決
められている。
【００１６】また、基準周波数発振器２４はＲＦ局部発
振器１７のＰＬＬ１８の参照周波数に用いられているこ
とから、搬送波におけるチャンネル間隔の整数倍である
必要がある。従ってデジタルクロック周波数と搬送波に
おけるチャンネル間隔との公倍数の発振周波数を持つ適
当な基準周波数発振器がなければ、基準周波数を整数分
の一に分周してデジタルクロック周波数を生成すること
は不可能であり、分数分周比を有する分周回路が必要と
なる。
振器１７のＰＬＬ１８の参照周波数に用いられているこ
とから、搬送波におけるチャンネル間隔の整数倍である
必要がある。従ってデジタルクロック周波数と搬送波に
おけるチャンネル間隔との公倍数の発振周波数を持つ適
当な基準周波数発振器がなければ、基準周波数を整数分
の一に分周してデジタルクロック周波数を生成すること
は不可能であり、分数分周比を有する分周回路が必要と
なる。
【００１７】例えば、チャンネル間隔として１３０ｋＨ
ｚ、デジタルクロックとして９ＭＨｚを仮定した場合、
その最小公倍数は１１７ＭＨｚにもなり、これをデジタ
ル携帯電話端末の基準周波数とするには、サイズ、消費
電力等からこれに適するものではない。一方、周波数が
より低くて済む、即ち、デジタル携帯電話端末の基準周
波数として好適なチャンネル間隔１３０ｋＨｚの１５０
倍の１９．５ＭＨｚを用いた場合、基準周波数からデジ
タルクロック周波数の９ＭＨｚを生成するためには、６
／１３の分周比を持つ分周回路が必要となる。
ｚ、デジタルクロックとして９ＭＨｚを仮定した場合、
その最小公倍数は１１７ＭＨｚにもなり、これをデジタ
ル携帯電話端末の基準周波数とするには、サイズ、消費
電力等からこれに適するものではない。一方、周波数が
より低くて済む、即ち、デジタル携帯電話端末の基準周
波数として好適なチャンネル間隔１３０ｋＨｚの１５０
倍の１９．５ＭＨｚを用いた場合、基準周波数からデジ
タルクロック周波数の９ＭＨｚを生成するためには、６
／１３の分周比を持つ分周回路が必要となる。
【００１８】本発明は上述の要請に合致した分数分周比
を有する分周回路を実現するために成されたものであ
り、つぎに本発明の第一の実施形態例を図２を参照し、
上述した６／１３の分数分周比を有する分周回路を引例
して説明する。尚、この分周比は一例であって他の分数
分周比であってもよいことは当然である。
を有する分周回路を実現するために成されたものであ
り、つぎに本発明の第一の実施形態例を図２を参照し、
上述した６／１３の分数分周比を有する分周回路を引例
して説明する。尚、この分周比は一例であって他の分数
分周比であってもよいことは当然である。
【００１９】分周回路の構成は図２に示すように、少な
くとも、分数分周比の分母と分子の差を格納するレジス
タａ２５と、分数分周比の分子を格納するレジスタｂ２
６と、レジスタａ２５とレジスタｂ２６を切り替えて演
算器２８に接続するセレクタ２７と、被分周信号のタイ
ミングで演算器２８の出力を取り込むフリップフロップ
２９と、前記レジスタａ２５と前記フリップフロップ２
９の値を比較する比較器３０と、前記比較器３０の出力
と被分周信号を入力し、その論理積を演算する論理回路
３１とから構成されている。
くとも、分数分周比の分母と分子の差を格納するレジス
タａ２５と、分数分周比の分子を格納するレジスタｂ２
６と、レジスタａ２５とレジスタｂ２６を切り替えて演
算器２８に接続するセレクタ２７と、被分周信号のタイ
ミングで演算器２８の出力を取り込むフリップフロップ
２９と、前記レジスタａ２５と前記フリップフロップ２
９の値を比較する比較器３０と、前記比較器３０の出力
と被分周信号を入力し、その論理積を演算する論理回路
３１とから構成されている。
【００２０】つぎに、この分周回路の動作を説明する
と、レジスタａ２５には分周比の分母と分子の差である
１３−６＝７を、またレジスタｂ２６には分周比の分子
である６をそれぞれ記憶させておく。フリップフロップ
２９は、被分周信号入力端子３３より入力される基準ク
ロック信号の立ち下がりで演算器２８の出力を記憶し、
同時にフリップフロップ２９の値を出力する。
と、レジスタａ２５には分周比の分母と分子の差である
１３−６＝７を、またレジスタｂ２６には分周比の分子
である６をそれぞれ記憶させておく。フリップフロップ
２９は、被分周信号入力端子３３より入力される基準ク
ロック信号の立ち下がりで演算器２８の出力を記憶し、
同時にフリップフロップ２９の値を出力する。
【００２１】比較器３０はレジスタａ２５の出力とフリ
ップフロップ２９の出力との大小を比較し、（レジスタ
ａ）＞（フリップフロップ）ならば、真（″１″）を
（レジスタａ）≦（フリップフロップ）ならば、偽（″
０″）を出力する。セレクタ２７はレジスタａ２５とレ
ジスタｂ２６の出力を入力に持ち、比較器３０の出力が
真（″１″）ならば、レジスタｂ２６を比較器３０の出
力が偽（″０″）ならば、レジスタａ２５を演算器２８
の入力Ｂに接続する。一方、入力Ａにはフリップフロッ
プ２９の出力が入力されている。更に、ここで、比較器
３０の出力が真（″１″）ならば、演算器２８はＡ＋Ｂ
を比較器３０の出力が偽（″０″）ならば、演算器２８
はＡ−Ｂを演算し出力する。また、論理回路３１は基準
クロック信号と比較器３０の出力の反転の論理積を出力
する。
ップフロップ２９の出力との大小を比較し、（レジスタ
ａ）＞（フリップフロップ）ならば、真（″１″）を
（レジスタａ）≦（フリップフロップ）ならば、偽（″
０″）を出力する。セレクタ２７はレジスタａ２５とレ
ジスタｂ２６の出力を入力に持ち、比較器３０の出力が
真（″１″）ならば、レジスタｂ２６を比較器３０の出
力が偽（″０″）ならば、レジスタａ２５を演算器２８
の入力Ｂに接続する。一方、入力Ａにはフリップフロッ
プ２９の出力が入力されている。更に、ここで、比較器
３０の出力が真（″１″）ならば、演算器２８はＡ＋Ｂ
を比較器３０の出力が偽（″０″）ならば、演算器２８
はＡ−Ｂを演算し出力する。また、論理回路３１は基準
クロック信号と比較器３０の出力の反転の論理積を出力
する。
【００２２】上述した構成の回路による６／１３の分周
過程を図３を参照して説明する。フリップフロップ２９
の値が初期状態の０において、被分周信号入力端子３３
から１番目の基準クロック信号が入力すると、レジスタ
ａ２５の値７はフリップフロップ２９の値０より大であ
るから、比較器３０の出力は″１″となり、論理回路３
１には反転入力されるため分周信号は出力されない。ま
た、セレクタ２７はレジスタｂ２６を演算器２８に接続
し、Ａ＋Ｂ、即ち０＋６を演算し、フリップフロップ２
９を６にセットする。
過程を図３を参照して説明する。フリップフロップ２９
の値が初期状態の０において、被分周信号入力端子３３
から１番目の基準クロック信号が入力すると、レジスタ
ａ２５の値７はフリップフロップ２９の値０より大であ
るから、比較器３０の出力は″１″となり、論理回路３
１には反転入力されるため分周信号は出力されない。ま
た、セレクタ２７はレジスタｂ２６を演算器２８に接続
し、Ａ＋Ｂ、即ち０＋６を演算し、フリップフロップ２
９を６にセットする。
【００２３】２番目の基準クロック信号では、まだレジ
スタａ２５の値７はフリップフロップ２９の値６より大
であるから、比較器３０の出力は″１″のままであり、
論理回路３１からは分周信号は出力されない。また、セ
レクタ２７はレジスタｂ２６を演算器２８に接続し、Ａ
＋Ｂ、即ち６＋６を演算し、フリップフロップ２９を１
２にセットする。
スタａ２５の値７はフリップフロップ２９の値６より大
であるから、比較器３０の出力は″１″のままであり、
論理回路３１からは分周信号は出力されない。また、セ
レクタ２７はレジスタｂ２６を演算器２８に接続し、Ａ
＋Ｂ、即ち６＋６を演算し、フリップフロップ２９を１
２にセットする。
【００２４】３番目の基準クロック信号では、レジスタ
ａ２５の値７はフリップフロップ２９の値１２より小で
あるから、比較器３０の出力は″０″となり、論理回路
３１には反転入力されるため分周信号が出力される。ま
た、セレクタ２７はレジスタａ２５を演算器２８に接続
し、Ａ−Ｂ、即ち１２−７を演算し、フリップフロップ
２９を５にセットする。
ａ２５の値７はフリップフロップ２９の値１２より小で
あるから、比較器３０の出力は″０″となり、論理回路
３１には反転入力されるため分周信号が出力される。ま
た、セレクタ２７はレジスタａ２５を演算器２８に接続
し、Ａ−Ｂ、即ち１２−７を演算し、フリップフロップ
２９を５にセットする。
【００２５】４番目の基準クロック信号では、レジスタ
ａ２５の値７はフリップフロップ２９の値５より大であ
るから、比較器３０の出力は″１″となり、論理回路３
１からは分周信号は出力されない。また、セレクタ２７
はレジスタｂ２６を演算器２８に接続し、Ａ＋Ｂ、即ち
５＋６を演算し、フリップフロップ２９を１１にセット
する。
ａ２５の値７はフリップフロップ２９の値５より大であ
るから、比較器３０の出力は″１″となり、論理回路３
１からは分周信号は出力されない。また、セレクタ２７
はレジスタｂ２６を演算器２８に接続し、Ａ＋Ｂ、即ち
５＋６を演算し、フリップフロップ２９を１１にセット
する。
【００２６】上述した動作は１３番目の基準クロック信
号まで行われて１サイクルが完了し、この間に６個のパ
ルスが分周信号出力端子３２から出力され、基準クロッ
クを６／１３に分周したことになる。この回路構成によ
れば他の分周の値であっても同様の動作過程を経て、目
的とする分数分周を行うことができる。
号まで行われて１サイクルが完了し、この間に６個のパ
ルスが分周信号出力端子３２から出力され、基準クロッ
クを６／１３に分周したことになる。この回路構成によ
れば他の分周の値であっても同様の動作過程を経て、目
的とする分数分周を行うことができる。
【００２７】つぎに、本発明の第二の実施形態につい
て、図４を参照して説明する。図２に示した第一の実施
形態例とは反転入力の論理回路３１を非反転入力の論理
回路３４に替え、更にレジスタａ２５に分数分周比の分
子を、またレジスタｂ２６に分数分周比の分母と分子の
差を入力することにおいて異なるものであって、他の回
路構成と動作は第一の実施形態例と同様であり、ここで
の詳細な説明は省略する。
て、図４を参照して説明する。図２に示した第一の実施
形態例とは反転入力の論理回路３１を非反転入力の論理
回路３４に替え、更にレジスタａ２５に分数分周比の分
子を、またレジスタｂ２６に分数分周比の分母と分子の
差を入力することにおいて異なるものであって、他の回
路構成と動作は第一の実施形態例と同様であり、ここで
の詳細な説明は省略する。
【００２８】また、図５は第三の実施形態例を示し、こ
れは第一の実施形態例にレジスタａ２５とレジスタｂ２
６を制御する制御回路３５を設け、レジスタａ２５とレ
ジスタｂ２６の設定値を変更可能な構成にしたものであ
る。これにより外部操作で分周比を任意に定めることが
できることになり、回路の汎用性が確保される。尚、他
の回路構成と動作は第一の実施形態例と同様であり、こ
こでの詳細な説明は省略する。
れは第一の実施形態例にレジスタａ２５とレジスタｂ２
６を制御する制御回路３５を設け、レジスタａ２５とレ
ジスタｂ２６の設定値を変更可能な構成にしたものであ
る。これにより外部操作で分周比を任意に定めることが
できることになり、回路の汎用性が確保される。尚、他
の回路構成と動作は第一の実施形態例と同様であり、こ
こでの詳細な説明は省略する。
【００２９】以上、３つの実施形態例について説明した
が、具体的構成はこれらに限ることなく、本発明の技術
的思想を具現化する他の回路構成でもよいことは論を待
たない。
が、具体的構成はこれらに限ることなく、本発明の技術
的思想を具現化する他の回路構成でもよいことは論を待
たない。
【００３０】
【発明の効果】以上説明したように本発明による分数分
周回路は、従来よりあるＰＬＬを用いて回路を構成した
場合に比べて、デジタル回路だけで構成することができ
るため、ＩＣ化が容易となり、回路の小型化、高速応答
性、低消費電力化が実現できる。
周回路は、従来よりあるＰＬＬを用いて回路を構成した
場合に比べて、デジタル回路だけで構成することができ
るため、ＩＣ化が容易となり、回路の小型化、高速応答
性、低消費電力化が実現できる。
【００３１】また、カウンタと論理回路、記憶装置等に
より構成した場合に比べ、回路規模を小型化することが
可能で、ＩＣとして実現する際のチップ占有面積を削減
でき、また消費電力を節減することができる。
より構成した場合に比べ、回路規模を小型化することが
可能で、ＩＣとして実現する際のチップ占有面積を削減
でき、また消費電力を節減することができる。
【図１】 本発明が使用されるシステムの一例であるデ
ジタル携帯電話端末のブロック図である。
ジタル携帯電話端末のブロック図である。
【図２】 本発明の第一の実施形態例である。
【図３】 第一の実施形態例の要部のタイミングチャー
トである。
トである。
【図４】 本発明の第二の実施形態例である。
【図５】 本発明の第三の実施形態例である。
【図６】 従来の分周回路について説明するためのブロ
ック図である。
ック図である。
１ アンテナ ２ ＲＦフロントエンド ３ 受信ＲＦ混合器 ４ 受信中間周波処理部 ５ 受信中間周波混合器 ６ 受信ベースバンドアナログ処理部 ７ Ａ／Ｄ変換器 ８ 受信デジタル処理部 ９ 音声信号出力装置 １０ 送信ＲＦ混合器 １１ 送信中間周波処理部 １２ 送信中間周波混合器 １３ 送信ベースバンドアナログ処理部 １４ Ｄ／Ａ変換器 １５ 送信デジタル処理部 １６ 音声信号入力装置 １７ ＲＦ局部発振器 １８ ＲＦ局部発振器用ＰＬＬ １９ 受信中間周波数発振器用ＰＬＬ ２０ 受信中間周波数発振器 ２１ 送信中間周波数発振器 ２２ 送信中間周波数発振器用ＰＬＬ ２３ デジタルクロック生成回路 ２４ 基準周波数発振器 ２５ レジスタａ ２６ レジスタｂ ２７ セレクタ ２８ 演算器 ２９ フリップフロップ ３０ 比較器 ３１、３４ 論理回路 ３２ 分周信号出力端子 ３３ 被分周信号出力端子 ３５ 制御回路 ４１、４５ カウンタ ４２ 位相比較器 ４３ ローパスフィルタ ４４ 電圧制御発振器
Claims (2)
- 【請求項１】 基準クロック信号の周波数を有理数倍に
分周する分周回路において、 前記基準クロック信号を入力する基準クロック信号入力
端子と、 前記基準クロック信号に同期して、その入力値を記憶す
るフリップフロップと、 前記分周回路の分周比の分子の値を記憶する第一のレジ
スタと、 分周比の分母の値と分子の値との差を記憶する第二のレ
ジスタと、 前記フリップフロップの出力値と、前記第一のレジスタ
に記憶された値と前記第二のレジスタに記憶された値の
いずれか一方との大小を比較する比較器と、 前記比較器の出力により、前記第一のレジスタと前記第
二のレジスタのいずれか一方の出力を選択し、その出力
とするセレクタと、 前記セレクタの出力と前記フリップフロップの出力とを
入力とし、前記比較器の出力により加算演算または減算
演算を選択される演算器と、 前記基準クロック信号と前記比較器出力を入力とする論
理回路とを有し、 更に、前記演算器の出力を前記フリップフロップの入力
とし、前記論理回路の出力を以て分周の出力とすること
を特徴とする分周回路。 - 【請求項２】 前記分周回路の第一のレジスタと第二の
レジスタの内容を変更する制御回路を付加したことを特
徴とする、請求項１に記載の分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028218A JPH09223959A (ja) | 1996-02-15 | 1996-02-15 | 分周回路 |
| US08/795,559 US5907590A (en) | 1996-02-15 | 1997-02-06 | Frequency dividing circuit, frequency dividing method and telephone terminal device incorporating the frequency dividing circuit |
| KR1019970004146A KR100422114B1 (ko) | 1996-02-15 | 1997-02-12 | 주파수분할회로및방법과주파수분할회로가내장된전화단말기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028218A JPH09223959A (ja) | 1996-02-15 | 1996-02-15 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223959A true JPH09223959A (ja) | 1997-08-26 |
Family
ID=12242497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028218A Pending JPH09223959A (ja) | 1996-02-15 | 1996-02-15 | 分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907590A (ja) |
| JP (1) | JPH09223959A (ja) |
| KR (1) | KR100422114B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008065869A1 (fr) * | 2006-11-29 | 2008-06-05 | Nec Corporation | Circuit de division de fréquence de signal d'horloge et procédé de division de fréquence de signal d'horloge |
| JP2009225459A (ja) * | 2001-03-15 | 2009-10-01 | Robert Bosch Gmbh | 少なくとも１つの加入者を有するバスシステム内におけるクロックパルス形成方法，その装置，バスシステム及び加入者 |
| JP2010087820A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体集積回路、通信装置 |
| JP2010177751A (ja) * | 2009-01-27 | 2010-08-12 | Nec Corp | クロック分周回路、及びクロック分周方法 |
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6076096A (en) * | 1998-01-13 | 2000-06-13 | Motorola Inc. | Binary rate multiplier |
| WO2001071934A1 (en) * | 2000-03-21 | 2001-09-27 | Koninklijke Philips Electronics N.V. | Communication system with frequency modulation and with a single local oscillator |
| DE50210978D1 (de) * | 2001-03-15 | 2007-11-08 | Bosch Gmbh Robert | Verfahren und vorrichtung zur bildung von taktimpulsen in einem bussystem mit wenigstens einem teilnehmer, bussystem und teilnehmer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2239115A (en) * | 1989-12-15 | 1991-06-19 | Philips Electronic Associated | Direct dividing frequency synthesiser |
| JP2964738B2 (ja) * | 1991-11-01 | 1999-10-18 | 松下電器産業株式会社 | パルス演算処理装置 |
| US5442774A (en) * | 1993-09-16 | 1995-08-15 | Hewlett-Packard Company | Microprocessor controller with automatic clock-rate switching |
-
1996
- 1996-02-15 JP JP8028218A patent/JPH09223959A/ja active Pending
-
1997
- 1997-02-06 US US08/795,559 patent/US5907590A/en not_active Expired - Fee Related
- 1997-02-12 KR KR1019970004146A patent/KR100422114B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009225459A (ja) * | 2001-03-15 | 2009-10-01 | Robert Bosch Gmbh | 少なくとも１つの加入者を有するバスシステム内におけるクロックパルス形成方法，その装置，バスシステム及び加入者 |
| WO2008065869A1 (fr) * | 2006-11-29 | 2008-06-05 | Nec Corporation | Circuit de division de fréquence de signal d'horloge et procédé de division de fréquence de signal d'horloge |
| US8081017B2 (en) | 2006-11-29 | 2011-12-20 | Nec Corporation | Clock signal frequency dividing circuit and clock signal frequency dividing method |
| JP5240850B2 (ja) * | 2006-11-29 | 2013-07-17 | 日本電気株式会社 | クロック信号分周回路及びクロック信号分周方法 |
| JP2013176082A (ja) * | 2006-11-29 | 2013-09-05 | Nec Corp | クロック信号分周回路及びクロック信号分周方法 |
| JP2010087820A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体集積回路、通信装置 |
| JP2010177751A (ja) * | 2009-01-27 | 2010-08-12 | Nec Corp | クロック分周回路、及びクロック分周方法 |
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5907590A (en) | 1999-05-25 |
| KR970063944A (ko) | 1997-09-12 |
| KR100422114B1 (ko) | 2004-05-27 |
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