JPH0559614B2 - - Google Patents
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- JPH0559614B2 JPH0559614B2 JP58238598A JP23859883A JPH0559614B2 JP H0559614 B2 JPH0559614 B2 JP H0559614B2 JP 58238598 A JP58238598 A JP 58238598A JP 23859883 A JP23859883 A JP 23859883A JP H0559614 B2 JPH0559614 B2 JP H0559614B2
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- JP
- Japan
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- frequency
- output
- divider
- frequency divider
- synthesizer
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Links
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は位相同期ループ（PLL）を用いた
周波数シンセサイザに関するものであり、特に
IC化に直接分周方式の周波数シンセサイザにお
いて、周波数切替時や電源投入時における応答時
間を従来に比して著しく短かくすることが可能な
ものを得ようとするものである。
周波数シンセサイザに関するものであり、特に
IC化に直接分周方式の周波数シンセサイザにお
いて、周波数切替時や電源投入時における応答時
間を従来に比して著しく短かくすることが可能な
ものを得ようとするものである。
＜従来技術＞
無線通信、とりわけ移動通信の分野では、限り
ある周波数を有効に利用するため、多数の無線機
が複数の無線周波数を共有し、各無線機がこれら
の無線周波数の一波を必要時に選択して通信を行
なうマルチチヤネル・アクセス法が急速に広がり
つつある。この方法では各無線機に数十チヤネル
〜数千チヤネルという多数の無線周波数を切替る
機能を持たせるために周波数シンセサイザが必要
となる。周波数シンセサイザには様々な型式があ
るが、移動通信用としてVHF帯〜1GHz程度とい
う高い周波数で動作し、周波数安定度が良好で、
しかも小形化・IC化・無調整化が容易であると
いう周波数シンセサイザが用いられてきた。直接
分周方式の一種であるパルススワロ方式の周波数
シンセサイザの構成を第１図に示す。
ある周波数を有効に利用するため、多数の無線機
が複数の無線周波数を共有し、各無線機がこれら
の無線周波数の一波を必要時に選択して通信を行
なうマルチチヤネル・アクセス法が急速に広がり
つつある。この方法では各無線機に数十チヤネル
〜数千チヤネルという多数の無線周波数を切替る
機能を持たせるために周波数シンセサイザが必要
となる。周波数シンセサイザには様々な型式があ
るが、移動通信用としてVHF帯〜1GHz程度とい
う高い周波数で動作し、周波数安定度が良好で、
しかも小形化・IC化・無調整化が容易であると
いう周波数シンセサイザが用いられてきた。直接
分周方式の一種であるパルススワロ方式の周波数
シンセサイザの構成を第１図に示す。
第１図において電圧制御発振器（VCO）１１
からの出力はシンセサイザ出力として出力端子１
２へ出力されると同時に、可変分周部１３へ入力
され、可変分周部１３において設定端子１４から
設定された周波数に応じた整数比でシンセサイザ
出力をＮ分周した信号が得られる。このＮ分周出
力信号は位相比較器１５の第１の入力端子へ加え
られる。一方、位相比較器１５の第２の入力端子
には基準発振器１６の出力を固定分周器１７でＫ
分周して得た基準信号が加えられる。この基準信
号の周波数（位相比較周波数）は前記無線チヤネ
ルの無線周波数間隔fchと一致するように選ばれ
ている。位相比較器１５は入力された２つの信号
を位相比較して誤差信号として出力する。この誤
差信号は必要に応じてループフイルタ１８を介し
てVCO１１に制御信号として与えられる。この
結果、VCO１１−可変分周部１３−位相比較器
１５−ループフイルター１８−VCO１１なる位
相同期ループ（PLLループ）が構成され、出力
端子１２に無線周波数間隔fchのＮ倍の周波数の
信号が得られる。可変分周部１３の総合分周数Ｎ
は、周波数設定端子１４から入力されたコード番
号によつて設定され、この第１図に示した構成は
周波数シンセサイザとして動作する。
からの出力はシンセサイザ出力として出力端子１
２へ出力されると同時に、可変分周部１３へ入力
され、可変分周部１３において設定端子１４から
設定された周波数に応じた整数比でシンセサイザ
出力をＮ分周した信号が得られる。このＮ分周出
力信号は位相比較器１５の第１の入力端子へ加え
られる。一方、位相比較器１５の第２の入力端子
には基準発振器１６の出力を固定分周器１７でＫ
分周して得た基準信号が加えられる。この基準信
号の周波数（位相比較周波数）は前記無線チヤネ
ルの無線周波数間隔fchと一致するように選ばれ
ている。位相比較器１５は入力された２つの信号
を位相比較して誤差信号として出力する。この誤
差信号は必要に応じてループフイルタ１８を介し
てVCO１１に制御信号として与えられる。この
結果、VCO１１−可変分周部１３−位相比較器
１５−ループフイルター１８−VCO１１なる位
相同期ループ（PLLループ）が構成され、出力
端子１２に無線周波数間隔fchのＮ倍の周波数の
信号が得られる。可変分周部１３の総合分周数Ｎ
は、周波数設定端子１４から入力されたコード番
号によつて設定され、この第１図に示した構成は
周波数シンセサイザとして動作する。
こゝで可変分周部１３について説明する。
VHF帯〜1GHzのシンセサイザ出力を25KHz程度
の位相比較周波数まで分周するためには、可変分
周部１３の分周数Ｎは数万程度となる。このよう
な大きな分周数を得るために、可変分周部１３
を、予め入力信号を数ＭHz程度まで分周する高速
の前置分周器１３ａと、前置分周器１３ａの出力
をさらに位相比較周波数まで分周する低消費電力
の主分周器１３ｂと、前置分周器制御用カウンタ
１３ｃとに分けて構成している。こゝで前置分周
器１３ａは２つの分周モードを持ち、制御用カウ
ンタ１３ｃの出力が１のとき÷Ｐモード、制御用
カウンタ１３ｃの出力が０のとき÷（Ｐ＋１）モ
ードになるものとする。また、主分周器１３ｂに
はその分周数Ｍを任意に設定できるプログラマブ
ルカウンタが用いられる。制御用カウンタ１３ｃ
の出力は、前置分周器１３の出力をＡサイクルだ
け計数すると１にセツトされ、かつ主分周器１３
ｂから分周パルスが出力される毎に０にセツトさ
れるものとする。たゞしＡ＜Ｍとする。このとき
可変分周部１３の総合分周数Ｎは、 Ｎ＝Ａ（Ｐ＋１）＋（Ｍ−Ａ）・Ｐ＝Ｍ・Ｐ＋Ａ (1) となる。こゝでＡがＯから（Ｐ−１）までの全て
の値を取れるように制御用カウンタ１３ｃもプロ
グラマブルカウンタで構成すれば、Ｎは任意の自
然数の値を取ることができる。したがつて第１図
に示したパルススワロ方式の構成を用いることに
よつて単一の可変分周器と等価な分周動作を得る
ことができる。
VHF帯〜1GHzのシンセサイザ出力を25KHz程度
の位相比較周波数まで分周するためには、可変分
周部１３の分周数Ｎは数万程度となる。このよう
な大きな分周数を得るために、可変分周部１３
を、予め入力信号を数ＭHz程度まで分周する高速
の前置分周器１３ａと、前置分周器１３ａの出力
をさらに位相比較周波数まで分周する低消費電力
の主分周器１３ｂと、前置分周器制御用カウンタ
１３ｃとに分けて構成している。こゝで前置分周
器１３ａは２つの分周モードを持ち、制御用カウ
ンタ１３ｃの出力が１のとき÷Ｐモード、制御用
カウンタ１３ｃの出力が０のとき÷（Ｐ＋１）モ
ードになるものとする。また、主分周器１３ｂに
はその分周数Ｍを任意に設定できるプログラマブ
ルカウンタが用いられる。制御用カウンタ１３ｃ
の出力は、前置分周器１３の出力をＡサイクルだ
け計数すると１にセツトされ、かつ主分周器１３
ｂから分周パルスが出力される毎に０にセツトさ
れるものとする。たゞしＡ＜Ｍとする。このとき
可変分周部１３の総合分周数Ｎは、 Ｎ＝Ａ（Ｐ＋１）＋（Ｍ−Ａ）・Ｐ＝Ｍ・Ｐ＋Ａ (1) となる。こゝでＡがＯから（Ｐ−１）までの全て
の値を取れるように制御用カウンタ１３ｃもプロ
グラマブルカウンタで構成すれば、Ｎは任意の自
然数の値を取ることができる。したがつて第１図
に示したパルススワロ方式の構成を用いることに
よつて単一の可変分周器と等価な分周動作を得る
ことができる。
以上のように第１図の構成はVCO及びループ
フイルタ以外の回路が全てデイジタル回路で構成
できるのでIC化に適しており、調整箇所も少い
のでシンセサイザの小形化・高信頼度化に適して
いる。ところが、この構成では可変分周部１３に
おける総合分周数Ｎが数万程度と大きいため、
PLLループのループゲインが低くなる。一方、
PLLループの応答時間はループゲインに反比例
するので、この構成では周波数切替時や電源投入
時のシンセサイザの応答時間がどうしても長くな
つてしまうという問題があつた。
フイルタ以外の回路が全てデイジタル回路で構成
できるのでIC化に適しており、調整箇所も少い
のでシンセサイザの小形化・高信頼度化に適して
いる。ところが、この構成では可変分周部１３に
おける総合分周数Ｎが数万程度と大きいため、
PLLループのループゲインが低くなる。一方、
PLLループの応答時間はループゲインに反比例
するので、この構成では周波数切替時や電源投入
時のシンセサイザの応答時間がどうしても長くな
つてしまうという問題があつた。
この問題を解決する方法として、前値分周器１
３ａを用いる替りにミキサを用い、シンセサイザ
出力を数ＭHz程度に周波数変換することによつて
総合分周比Ｎを小さくする方法（ミツクスダウン
方式PLL周波数シンセサイザ）が考えられる。
即ち第２図に第１図と対応する部分に同一符号を
付けて示すように、シンセサイザ出力はミキサ１
９で局発信号逓倍部２１の出力で低い周波数に変
換されて主分周器（プログラマブルカウンタ）１
３ｂへ供給される。この方法によれば前値分周器
を省略できるので、シンセサイザ出力から位相比
較器１５の入力までの分周数は主分周器１３ｂの
分周数Ｍに一致し、第１図に示したものと比べて
分周数を大幅に小さくしてループゲインを上げる
ことができる。
３ａを用いる替りにミキサを用い、シンセサイザ
出力を数ＭHz程度に周波数変換することによつて
総合分周比Ｎを小さくする方法（ミツクスダウン
方式PLL周波数シンセサイザ）が考えられる。
即ち第２図に第１図と対応する部分に同一符号を
付けて示すように、シンセサイザ出力はミキサ１
９で局発信号逓倍部２１の出力で低い周波数に変
換されて主分周器（プログラマブルカウンタ）１
３ｂへ供給される。この方法によれば前値分周器
を省略できるので、シンセサイザ出力から位相比
較器１５の入力までの分周数は主分周器１３ｂの
分周数Ｍに一致し、第１図に示したものと比べて
分周数を大幅に小さくしてループゲインを上げる
ことができる。
一方、このミツクスダウン方式ではミキサ１９
に加える局発信号として、極めて高安定かつ高純
度の信号が必要になる。このため、この構成では
基準発振器１６の出力を局発信号逓倍部２１によ
り逓倍してミキサ用の局発信号を得ている。とこ
ろが、基準発振器１６の発振周波数は通常数ＭHz
〜10MHz程度に選ばれるから、ミキサ１９の局発
周波数としてシンセサイザ出力とほゞ同じVHF
帯〜1GHz程度を得るためには局発信号逓倍部２
１における逓倍数が数十〜百程度必要となる。し
たがつて局発信号逓倍部２１では図示するように
逓倍回路２１ａ，２１ｂ，２１ｃを多段縦属接続
し、しかも各段の出力側にスプリアス除去のため
の帯域通過フイルタ２１ｄ，２１ｅ，２１ｆをそ
れぞれ挿入する必要がある。このため局発信号逓
倍部２１の回路規模が極めて大きくなる。さらに
局発信号逓倍部２１に含まれる回路はコイル等を
多数使用するので調整が必要であり、IC化が困
難である。したがつてシンセサイザの小形化・高
信頼度化の妨げとなるという問題が生ずる。
に加える局発信号として、極めて高安定かつ高純
度の信号が必要になる。このため、この構成では
基準発振器１６の出力を局発信号逓倍部２１によ
り逓倍してミキサ用の局発信号を得ている。とこ
ろが、基準発振器１６の発振周波数は通常数ＭHz
〜10MHz程度に選ばれるから、ミキサ１９の局発
周波数としてシンセサイザ出力とほゞ同じVHF
帯〜1GHz程度を得るためには局発信号逓倍部２
１における逓倍数が数十〜百程度必要となる。し
たがつて局発信号逓倍部２１では図示するように
逓倍回路２１ａ，２１ｂ，２１ｃを多段縦属接続
し、しかも各段の出力側にスプリアス除去のため
の帯域通過フイルタ２１ｄ，２１ｅ，２１ｆをそ
れぞれ挿入する必要がある。このため局発信号逓
倍部２１の回路規模が極めて大きくなる。さらに
局発信号逓倍部２１に含まれる回路はコイル等を
多数使用するので調整が必要であり、IC化が困
難である。したがつてシンセサイザの小形化・高
信頼度化の妨げとなるという問題が生ずる。
＜発明の概要＞
この発明はこれらの欠点を除去するため、
VCO出力を前値分周器で分周した後でミキサに
より低い周波数に周波数変換を行つて総合分周数
を小さくし、周波数応答時間を短かくすると共
に、基準発振器からの出力をそのままミキサの局
発信号として用いることによつて回路規模の増大
を抑え、IC化に適した構造としたものである。
VCO出力を前値分周器で分周した後でミキサに
より低い周波数に周波数変換を行つて総合分周数
を小さくし、周波数応答時間を短かくすると共
に、基準発振器からの出力をそのままミキサの局
発信号として用いることによつて回路規模の増大
を抑え、IC化に適した構造としたものである。
＜実施例＞
第３図はこの発明の実施例を示し、第１図と対
応する部分には同一符号を示してある。この発明
では可変分周部２２は前置分周器２２ａと、その
出力を周波数変換するミキサ２２ｂと、ミキサ２
２ｂの出力を周波数分周する主分周器２２ｃと、
前置分周器２２ａを制御する前置分周器制御用カ
ウンタ２２ｄとから構成する。主分周器２２ｃに
はプログラマブル分周器（分周数M′）が用いら
れ、さらに前置分周器２２ａ、前置分周器制御用
カウンタ２２ｄの動作はそれぞれ第１図における
前置分周器１３ａ、前置分周器制御用カウンタ１
３ｃの動作と全く同じものとする。また基準発振
器１６の発振周波数は無線周波数間隔fchのＫ倍
とし、数ＭHz程度に選ぶものとする。
応する部分には同一符号を示してある。この発明
では可変分周部２２は前置分周器２２ａと、その
出力を周波数変換するミキサ２２ｂと、ミキサ２
２ｂの出力を周波数分周する主分周器２２ｃと、
前置分周器２２ａを制御する前置分周器制御用カ
ウンタ２２ｄとから構成する。主分周器２２ｃに
はプログラマブル分周器（分周数M′）が用いら
れ、さらに前置分周器２２ａ、前置分周器制御用
カウンタ２２ｄの動作はそれぞれ第１図における
前置分周器１３ａ、前置分周器制御用カウンタ１
３ｃの動作と全く同じものとする。また基準発振
器１６の発振周波数は無線周波数間隔fchのＫ倍
とし、数ＭHz程度に選ぶものとする。
この構成においてVCO１１の出力はシンセサ
イザ出力として出力端子１２へ出力されると同時
に、可変分周部２２内において、まず前置分周器
２２ａによつて数ＭHz程度にまで分周され、その
分周出力は次に基準発振器１６の出力を局発信号
とするミキサ２２ｂにより周波数変換されて数百
ＫHz程度の低い周波数の信号とされる。この信号
はさらに主分周器２２ｃによりM′分周された後、
位相比較器１５の第１の入力端子へ加えられる。
位相比較器１５の第２の入力端子には基準発振器
１６の出力を分周器１７でＫ分周して得た基準信
号（周波数＝fch）が加えられており、位相比較
器１５は２つの入力信号を位相比較して誤差信号
として出力する。この誤差信号を必要に応じてル
ープフイルタ１８を介してVCO１１にフイード
バツクする。この結果、出力端子１２に無線周波
数間隔fchのＬ倍の周波数を持つた信号が得られ
る。こゝで、周波数設定端子１４から入力された
コード番号によつて主分周器２２ｃ及び制御用カ
ウンタ２２ｄの各分周数M′及びＡが変化すると
これに従つて分周数Ｌも変わるので、この構成に
よつて周波数シンセサイザを構成することができ
る。
イザ出力として出力端子１２へ出力されると同時
に、可変分周部２２内において、まず前置分周器
２２ａによつて数ＭHz程度にまで分周され、その
分周出力は次に基準発振器１６の出力を局発信号
とするミキサ２２ｂにより周波数変換されて数百
ＫHz程度の低い周波数の信号とされる。この信号
はさらに主分周器２２ｃによりM′分周された後、
位相比較器１５の第１の入力端子へ加えられる。
位相比較器１５の第２の入力端子には基準発振器
１６の出力を分周器１７でＫ分周して得た基準信
号（周波数＝fch）が加えられており、位相比較
器１５は２つの入力信号を位相比較して誤差信号
として出力する。この誤差信号を必要に応じてル
ープフイルタ１８を介してVCO１１にフイード
バツクする。この結果、出力端子１２に無線周波
数間隔fchのＬ倍の周波数を持つた信号が得られ
る。こゝで、周波数設定端子１４から入力された
コード番号によつて主分周器２２ｃ及び制御用カ
ウンタ２２ｄの各分周数M′及びＡが変化すると
これに従つて分周数Ｌも変わるので、この構成に
よつて周波数シンセサイザを構成することができ
る。
この構成により第１図に示した場合よりも総合
分周数を以下に述べるように著しく小さくするこ
とができる。
分周数を以下に述べるように著しく小さくするこ
とができる。
まずシンセサイザ出力周波数fSYNと無線周波数
fchとの比Ｌは第１図の場合と同様に考えて式(2)
のように表せる。
fchとの比Ｌは第１図の場合と同様に考えて式(2)
のように表せる。
Ｌ＝Ａ・（Ｐ＋１）＋（M′＋Ｋ−Ａ）・Ｐ
＝（M′＋Ｋ）＋Ｐ＋Ａ (2)
第１図の場合と同一の出力周波数fSYNを得るた
めにはＬ＝Ｎとすればよい。このとき式(1)と式(2)
とから、 M′＋Ｋ＝Ｍ (3) の関係があることがわかる。一方、第３図中の可
変分周部２２における総合分周数N′は、ほゞ分
周器２２ａ，２２ｃの分周数の積で表わせ、 N′M′・Ｐ＝（Ｍ−Ｋ）・Ｐ (4) となる。式(4)を式(1)と比べると、ミキサ２２ｂを
用いて周波数変換した分だけ分周数が小さくて済
むことがわかる。一例として、fch＝25KHz、fSYN
＝800MHz、Ｐ＝128とすると第１図の構成ではＭ
＝250、Ｎ＝32000となるが、第３図の構成でＫ＝
240（発振器１６の発振周波数＝6MHz）とすると
M′＝10、N′＝1280であり、N′はＮの１／200以
下にできる。PLLループのループゲインは分周
数Ｎ及びN′の逆数に比例するから、この実施例
ではループゲインを200倍以上大きくすることが
できる。したがつて周波数応答が改善され、周波
数切替時間等を著しく短かくすることが可能であ
る。
めにはＬ＝Ｎとすればよい。このとき式(1)と式(2)
とから、 M′＋Ｋ＝Ｍ (3) の関係があることがわかる。一方、第３図中の可
変分周部２２における総合分周数N′は、ほゞ分
周器２２ａ，２２ｃの分周数の積で表わせ、 N′M′・Ｐ＝（Ｍ−Ｋ）・Ｐ (4) となる。式(4)を式(1)と比べると、ミキサ２２ｂを
用いて周波数変換した分だけ分周数が小さくて済
むことがわかる。一例として、fch＝25KHz、fSYN
＝800MHz、Ｐ＝128とすると第１図の構成ではＭ
＝250、Ｎ＝32000となるが、第３図の構成でＫ＝
240（発振器１６の発振周波数＝6MHz）とすると
M′＝10、N′＝1280であり、N′はＮの１／200以
下にできる。PLLループのループゲインは分周
数Ｎ及びN′の逆数に比例するから、この実施例
ではループゲインを200倍以上大きくすることが
できる。したがつて周波数応答が改善され、周波
数切替時間等を著しく短かくすることが可能であ
る。
このように第３図の実施例は第１図に示した従
来のものにミキサ２２ｂを追加するだけで実現で
き、第２図に示したもののように複雑な逓倍回路
や帯域通過フイルタを必要とせずに周波数切替時
間等を大幅に短縮することができる。さらに追加
するミキサ２２ｂは数ＭHz程度の低周波で動作す
ればよいので実現は極めて容易である。ミキサ２
２ｂの構成例を第４図に示す。ミキサ入力端子２
３，２４に前置分周器２２ａの出力に基準発振器
１６の出力をそれぞれ入力し、これら両入力を排
他的論理和回路２５へ供給し、その出力を低域通
過フイルタに通せば周波数変換出力がミキサ出力
端子２７に得られ、この出力を主分周器２２ｃへ
供給する。ミキサ２２ｂはこのように簡単に構成
できるため実施に伴う部品点数の増加は少なく、
調整箇所も皆無である。また、第４図に示したミ
キサ２２ｂは主分周器２２ｃ及び前置分周器制御
用カウンタ２２ｄと共に容易にLSI化でき、シン
セサイザの小形化・高信頼度化に対しても非常に
有利である。
来のものにミキサ２２ｂを追加するだけで実現で
き、第２図に示したもののように複雑な逓倍回路
や帯域通過フイルタを必要とせずに周波数切替時
間等を大幅に短縮することができる。さらに追加
するミキサ２２ｂは数ＭHz程度の低周波で動作す
ればよいので実現は極めて容易である。ミキサ２
２ｂの構成例を第４図に示す。ミキサ入力端子２
３，２４に前置分周器２２ａの出力に基準発振器
１６の出力をそれぞれ入力し、これら両入力を排
他的論理和回路２５へ供給し、その出力を低域通
過フイルタに通せば周波数変換出力がミキサ出力
端子２７に得られ、この出力を主分周器２２ｃへ
供給する。ミキサ２２ｂはこのように簡単に構成
できるため実施に伴う部品点数の増加は少なく、
調整箇所も皆無である。また、第４図に示したミ
キサ２２ｂは主分周器２２ｃ及び前置分周器制御
用カウンタ２２ｄと共に容易にLSI化でき、シン
セサイザの小形化・高信頼度化に対しても非常に
有利である。
前置分周器２２ａの分周数はＰ、Ｐ＋１に限ら
ず、一般にＰとＱ（Ｐと異なる数）とにすること
がでればよく、Ｐ、Ｑは共に２以上の整数であ
り、この場合式(2)は（Ｐ＋１）は代りにＱを用い
る。制御用カウンタ２２ｄのＡはＰ、Ｑの何れよ
りも小さい０又は正整数であり、主分周器２２ｃ
の分周数M′は２以上の整数である。
ず、一般にＰとＱ（Ｐと異なる数）とにすること
がでればよく、Ｐ、Ｑは共に２以上の整数であ
り、この場合式(2)は（Ｐ＋１）は代りにＱを用い
る。制御用カウンタ２２ｄのＡはＰ、Ｑの何れよ
りも小さい０又は正整数であり、主分周器２２ｃ
の分周数M′は２以上の整数である。
＜効果＞
以上説明したようにこの発明によれば小形化・
IC化・無調整化が容易な構成をとりながら、周
波数切替時や電源投入時の応答時間が極めて短か
い周波数シンセサイザを実現することができる。
したがつて今後益々発展が期待される各種移動通
信方式（自動車電話、コードレス電話、パーソナ
ル無線等）に適用すると、 空チヤネル探策に要する時間が短縮されるの
で、より頻繁に空チヤネル探策を行なうことが
可能となる、したがつて無線チヤネルをより有
効に使用することができ、システムの加入者容
量の増大に寄与することができる。
IC化・無調整化が容易な構成をとりながら、周
波数切替時や電源投入時の応答時間が極めて短か
い周波数シンセサイザを実現することができる。
したがつて今後益々発展が期待される各種移動通
信方式（自動車電話、コードレス電話、パーソナ
ル無線等）に適用すると、 空チヤネル探策に要する時間が短縮されるの
で、より頻繁に空チヤネル探策を行なうことが
可能となる、したがつて無線チヤネルをより有
効に使用することができ、システムの加入者容
量の増大に寄与することができる。
間欠受信を行なう無線機において、電源投入
時のシンセサイザ立上り時間が早くなるので、
より短い時間で受信信号の検出ができるように
なる、したがつて単位時間あたりの間欠受信回
数を同じとすれば、電源をオンしている時間を
小さくすることができ、無線機の消費電力の低
減に大きく寄与することができる。
時のシンセサイザ立上り時間が早くなるので、
より短い時間で受信信号の検出ができるように
なる、したがつて単位時間あたりの間欠受信回
数を同じとすれば、電源をオンしている時間を
小さくすることができ、無線機の消費電力の低
減に大きく寄与することができる。
等の効果があり、各方式の高性能化の上で大きな
効果がある。
効果がある。
第１図は従来のパルススワロ方式周波数シンセ
サイザの構成を示すブロツク図、第２図は従来の
ミツクスダウン方式周波数シンセサイザの構成を
示すブロツク図、第３図はこの発明の実施例を示
すブロツク図、第４図は第３図中のミキサ２２ｂ
の構成例を示す回路図である。 １１：電圧制御発振器、１２：出力端子、１
４：周波数設定端子、１５：位相比較器、１６：
基準発振器、１７：固定分周器、１８：ループフ
イルタ、２２：可変分周部、２２ａ：前置分周
器、２２ｂ：ミキサ、２２ｃ：主分周器、２２
ｄ：前置分周器制御用カウンタ。
サイザの構成を示すブロツク図、第２図は従来の
ミツクスダウン方式周波数シンセサイザの構成を
示すブロツク図、第３図はこの発明の実施例を示
すブロツク図、第４図は第３図中のミキサ２２ｂ
の構成例を示す回路図である。 １１：電圧制御発振器、１２：出力端子、１
４：周波数設定端子、１５：位相比較器、１６：
基準発振器、１７：固定分周器、１８：ループフ
イルタ、２２：可変分周部、２２ａ：前置分周
器、２２ｂ：ミキサ、２２ｃ：主分周器、２２
ｄ：前置分周器制御用カウンタ。
Claims (1)
- １ 外部から発振周波数を制御できる電圧制御発
振器と、その電圧制御発振器の出力信号をその設
定された周波数に応じた整数比で分周して出力す
る可変分周部と、その可変分周部からの分周出力
信号と基準となる信号とを位相比較する位相比較
器と、その位相比較器の出力により上記電圧制御
発振器を制御する手段とを有する周波数シンセサ
イザにおいて、上記可変分周部は２つの分周数Ｐ
（２以上の整数）及びＱ（Ｐと異なる２以上の整
数）が選択できる前置分周器とその前置分周器の
出力をこれよりも低い周波数に周波数変換するミ
キサと、そのミキサからの出力を設定された周波
数に応じたＭ（２以上の整数）分周する主分周器
と、上記前置分周器の出力を設定された周波数に
応じたＡ（Ｐ、Ｑよりも小さい０又は正整数）サ
イクルだけ計数するとその前置分周器の分周数を
上記Ｐに設定し、かつ上記主分周器から分周パル
スが出力される毎に上記前置分周器の分周数を上
記Ｑに設定する前置分周器制御用カウンタとで構
成されることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238598A JPS60130218A (ja) | 1983-12-16 | 1983-12-16 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238598A JPS60130218A (ja) | 1983-12-16 | 1983-12-16 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130218A JPS60130218A (ja) | 1985-07-11 |
| JPH0559614B2 true JPH0559614B2 (ja) | 1993-08-31 |
Family
ID=17032569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238598A Granted JPS60130218A (ja) | 1983-12-16 | 1983-12-16 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130218A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552840B2 (ja) * | 1986-10-31 | 1996-11-13 | 八重洲無線 株式会社 | Ｐｌｌ回路 |
| US6806746B1 (en) * | 2003-07-31 | 2004-10-19 | Agilent Technologies, Inc. | Direct frequency synthesizer for offset loop synthesizer |
-
1983
- 1983-12-16 JP JP58238598A patent/JPS60130218A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130218A (ja) | 1985-07-11 |
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