JP2552840B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2552840B2 JP2552840B2 JP61260095A JP26009586A JP2552840B2 JP 2552840 B2 JP2552840 B2 JP 2552840B2 JP 61260095 A JP61260095 A JP 61260095A JP 26009586 A JP26009586 A JP 26009586A JP 2552840 B2 JP2552840 B2 JP 2552840B2
- Authority
- JP
- Japan
- Prior art keywords
- divider
- frequency
- prescaler
- vco
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL回路にかかわり、特に位相ループ内にコ
ントローラブルプリスケラを設けたPLL回路に関する。
ントローラブルプリスケラを設けたPLL回路に関する。
PLL回路は第２図に示すようにプログラムブルデバイ
ダ７のプログラム入力NPによりVCO4の発振信号０の周
波数を指定できる。指定できる最小単位Δは基準信号
ｒの周波数で決まる。基準信号発振器１は水晶制御発
振器を使用する。基本波による水晶振動子の製造可能な
周波数範囲は100KHz〜20MHz程度である。通常10MHz程度
の水晶振動子出力をデバイダで分周し数KHz〜数10KHzの
基準信号ｒに生成する。基準信号ｒは数10KHz程度
がよく、これ以下に基準信号ｒを低くするとPLLルー
プのS/N比が劣化する。VCO4の制御可能な周波数範囲は
回路構成で定まるが希望する発振周波数の上限の下限の
比は２〜３倍である。なお、周波数の逓倍は逓信数の増
加にしたがって雑音に対する信号処理が難かしいが分周
は容易にI/C化が可能であり、かつ、フィルタが不要で
ある。一般に分周器の上限周波数はCMOSで数MHz、TTLで
10〜20MHz、ECLで数100MHzで、上限周波数が高い程価格
も高くなる。回路的にフィドバックをかけるプログラマ
ブルデバイダ７では最大応答性の1/2〜1/3で使用するこ
とになるのでCMOSを用いたときプログラム入力NPの２〜
2000ステップの変化に対応した最適動作域は２〜3MHzで
ある。プログラマブルデバイダ７のVCO4の発振信号０
に対するプログラム入力NPの１ステップに対する最小単
位Δは（１）式により０ ＝rNP ……（１） 基準信号ｒと等しくなる。VCO4とプログラマブルデバ
イダ７との間にコントローラブルプリスケラ５と制御用
デバイダ６（スワロカンタとも云う）を設けると前記
（１）式は（２）式となる。０ ＝rNPK＋rA ……（２） ただし、０はVCO4の発振信号、ｒ基準信号、NPは
プログラム入力、Ｋはコントローラブルプリスケラ５と
ローレベル制御時の分周比、Ａは制御用デバイダ６に設
定される制御入力である。
ダ７のプログラム入力NPによりVCO4の発振信号０の周
波数を指定できる。指定できる最小単位Δは基準信号
ｒの周波数で決まる。基準信号発振器１は水晶制御発
振器を使用する。基本波による水晶振動子の製造可能な
周波数範囲は100KHz〜20MHz程度である。通常10MHz程度
の水晶振動子出力をデバイダで分周し数KHz〜数10KHzの
基準信号ｒに生成する。基準信号ｒは数10KHz程度
がよく、これ以下に基準信号ｒを低くするとPLLルー
プのS/N比が劣化する。VCO4の制御可能な周波数範囲は
回路構成で定まるが希望する発振周波数の上限の下限の
比は２〜３倍である。なお、周波数の逓倍は逓信数の増
加にしたがって雑音に対する信号処理が難かしいが分周
は容易にI/C化が可能であり、かつ、フィルタが不要で
ある。一般に分周器の上限周波数はCMOSで数MHz、TTLで
10〜20MHz、ECLで数100MHzで、上限周波数が高い程価格
も高くなる。回路的にフィドバックをかけるプログラマ
ブルデバイダ７では最大応答性の1/2〜1/3で使用するこ
とになるのでCMOSを用いたときプログラム入力NPの２〜
2000ステップの変化に対応した最適動作域は２〜3MHzで
ある。プログラマブルデバイダ７のVCO4の発振信号０
に対するプログラム入力NPの１ステップに対する最小単
位Δは（１）式により０ ＝rNP ……（１） 基準信号ｒと等しくなる。VCO4とプログラマブルデバ
イダ７との間にコントローラブルプリスケラ５と制御用
デバイダ６（スワロカンタとも云う）を設けると前記
（１）式は（２）式となる。０ ＝rNPK＋rA ……（２） ただし、０はVCO4の発振信号、ｒ基準信号、NPは
プログラム入力、Ｋはコントローラブルプリスケラ５と
ローレベル制御時の分周比、Ａは制御用デバイダ６に設
定される制御入力である。
（２）式から、プログラム入力NPの最小単位Δは
rKとなり、制御入力Ａは最小単位Δに対する補助単位
Δ′となり、この補助単位Δ′の１ステップはｒ
となる。デイケードスイッチでプログラム入力NPを得る
場合はコントローラブルプリスケラ５の分周比ＫをＫ＝
10とする。Ｋ＝10とするとコントローラブルプリスケラ
６の制御端子6bがローレベル制御のときは1/10、ハイレ
ベル制御のときは 分周器として動作する。プログラム入力NPを９、制御入
力Ａを３に設定すると制御端子6bはハイレベルだから1
1,22,33パルスごとに制御入力Ａの「３」とプログラム
入力「９」が減算される。制御入力Ａが「０」となると
制御端子6bがローレベルとなる。このため、コントロー
ラブルプリスケラ５は1/10分周器として動作し、43,23,
…93パルスごとにプログラム入力NPは「６」…「１」ま
で減算される。93パルスで分周信号ｄを位相比較器２
へ送出する。また、同時にリセット端子7aと6aへリセッ
ト信号を送出する。VCO4を120MHz、基準信号r12KHz、
PLLループ外デバイダを1/120分周10とすると最小単位Δ
120KHz、補助単位Δ′は100Hzとなる。VCO4の発振
信号０が120MHzであるから1/120分周器10とコントロ
ーラブルプリスケラ５は高速論理素子を使用したものと
なり消費電力が大で、かつ部品単価が高い等の欠点を有
している。
rKとなり、制御入力Ａは最小単位Δに対する補助単位
Δ′となり、この補助単位Δ′の１ステップはｒ
となる。デイケードスイッチでプログラム入力NPを得る
場合はコントローラブルプリスケラ５の分周比ＫをＫ＝
10とする。Ｋ＝10とするとコントローラブルプリスケラ
６の制御端子6bがローレベル制御のときは1/10、ハイレ
ベル制御のときは 分周器として動作する。プログラム入力NPを９、制御入
力Ａを３に設定すると制御端子6bはハイレベルだから1
1,22,33パルスごとに制御入力Ａの「３」とプログラム
入力「９」が減算される。制御入力Ａが「０」となると
制御端子6bがローレベルとなる。このため、コントロー
ラブルプリスケラ５は1/10分周器として動作し、43,23,
…93パルスごとにプログラム入力NPは「６」…「１」ま
で減算される。93パルスで分周信号ｄを位相比較器２
へ送出する。また、同時にリセット端子7aと6aへリセッ
ト信号を送出する。VCO4を120MHz、基準信号r12KHz、
PLLループ外デバイダを1/120分周10とすると最小単位Δ
120KHz、補助単位Δ′は100Hzとなる。VCO4の発振
信号０が120MHzであるから1/120分周器10とコントロ
ーラブルプリスケラ５は高速論理素子を使用したものと
なり消費電力が大で、かつ部品単価が高い等の欠点を有
している。
本発明は上述した点にかんがみなされたもので、PLL
回路に挿入される分周器の周波数特性の低いもので代行
する回路の提供を目的とする。
回路に挿入される分周器の周波数特性の低いもので代行
する回路の提供を目的とする。
本発明はVCOとコントローラブルプリスケラの間に高
速用論理素子で形成された非同期２進カウンタを設けて
ある。この非同期２進カウンタでVCO4の発振信号を中速
用論理素子の安定動作域まで低下させる。プログラマブ
ルデバイダ７はCMOS等の低速用論理素子を使用すること
ができる。
速用論理素子で形成された非同期２進カウンタを設けて
ある。この非同期２進カウンタでVCO4の発振信号を中速
用論理素子の安定動作域まで低下させる。プログラマブ
ルデバイダ７はCMOS等の低速用論理素子を使用すること
ができる。
以下、本発明になるPLL回路の一実施例を第１図にし
たがって説明する。
たがって説明する。
図中１は基準周波数発振器であって周波数ｒを出力
する。２は位相比較、３はローパスフィルタLPFであ
る。４は発振器VCO、５′は、デバイダ６′の出力ハイ
・ローで制御されるコントローラブルプリスケラであ
る。７′はプログラマブルデバイダである。８及び９は
デバイダ６′及びデバイダ７′を制御するデータ設定手
段である。11は高速用論理素子で形成された２進カウン
タであって、消費電力は２段で100mWある。10′はデバ
イダで所望の周波数に分周して出力する。
する。２は位相比較、３はローパスフィルタLPFであ
る。４は発振器VCO、５′は、デバイダ６′の出力ハイ
・ローで制御されるコントローラブルプリスケラであ
る。７′はプログラマブルデバイダである。８及び９は
デバイダ６′及びデバイダ７′を制御するデータ設定手
段である。11は高速用論理素子で形成された２進カウン
タであって、消費電力は２段で100mWある。10′はデバ
イダで所望の周波数に分周して出力する。
２進カウンタ11は発振器VCO4の出力を1/4分周する。V
CO4の発振信号０が120MHzであるから1/4分周されたコ
ントローラブルプリスケラ５′の入力は30MHzとなる。
このため、コントローラブルプリスケラ５′は中速用の
TTLで構成できる。
CO4の発振信号０が120MHzであるから1/4分周されたコ
ントローラブルプリスケラ５′の入力は30MHzとなる。
このため、コントローラブルプリスケラ５′は中速用の
TTLで構成できる。
プログラマブルデバイダ７′はCMOSを使用する。PLL
ループ外分周器は、1/30分周器10′を使用する。1/30分
周器10′はTTLで構成する。1/30分周器は５ビット構成
の２進回路で形成できる。取扱う周波数は回路構成部品
に対応したものとなる。
ループ外分周器は、1/30分周器10′を使用する。1/30分
周器10′はTTLで構成する。1/30分周器は５ビット構成
の２進回路で形成できる。取扱う周波数は回路構成部品
に対応したものとなる。
本発明になるPLL回路はVCOとコントローラブルプリス
ケラの間に高速用論理素子で形成された非同期２進カウ
ンタを設けた構成としてあるため、コントローラプルプ
リスケラとプログラマブルプリスケラ及びPLLループ外
に設けるデバイスの周波数特性の周波数上限を低減でき
るところに特長を有している。このため、総体的な部品
経費を削減し、かつ消費電力を低減できる効果があり携
帯用無線通信に適用すれば確実な動作を期待できる。
ケラの間に高速用論理素子で形成された非同期２進カウ
ンタを設けた構成としてあるため、コントローラプルプ
リスケラとプログラマブルプリスケラ及びPLLループ外
に設けるデバイスの周波数特性の周波数上限を低減でき
るところに特長を有している。このため、総体的な部品
経費を削減し、かつ消費電力を低減できる効果があり携
帯用無線通信に適用すれば確実な動作を期待できる。
第１図は本発明の一実施例を示すPLL回路のブロック図
である。第２図は従来のPLL回路のブロック図である。 １……基準周波数発振器、２……位相比較器、３……ロ
ーパスフィルタLPF、４……電圧制御発振器VCO、5,5′
……コントローラブルプリスケラ、6,6′……制御用デ
バイダ、7,7′……プログラマブルデバイダ、8,9……デ
ータ設定手段、10,10′……デバイダ、11……２進カウ
ンタ。
である。第２図は従来のPLL回路のブロック図である。 １……基準周波数発振器、２……位相比較器、３……ロ
ーパスフィルタLPF、４……電圧制御発振器VCO、5,5′
……コントローラブルプリスケラ、6,6′……制御用デ
バイダ、7,7′……プログラマブルデバイダ、8,9……デ
ータ設定手段、10,10′……デバイダ、11……２進カウ
ンタ。
Claims (1)
- 【請求項１】VCOの発振周波数信号を出力用デバイダを
通して出力させるVCOと、コントローラブルプリスケラ
と、制御用デバイダと、プログラマブルデバイダと、基
準周波数信号が供給されて位相比較する位相比較器と、
ローパスフイルタとを縦属接続してループ状に構成した
PLL回路において、 前記VCOの出力側に高速論理素子による非同期２進カウ
ンタを接続して周波数を下げて前記出力用デバイダとコ
ントローラブルプリスケラとに出力するよう接続したこ
とを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260095A JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260095A JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114421A JPS63114421A (ja) | 1988-05-19 |
| JP2552840B2 true JP2552840B2 (ja) | 1996-11-13 |
Family
ID=17343225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260095A Expired - Fee Related JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552840B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728517U (ja) * | 1980-07-22 | 1982-02-15 | ||
| JPS59231925A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | Ｆｍ／ａｍ受信機 |
| JPS60130218A (ja) * | 1983-12-16 | 1985-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ |
-
1986
- 1986-10-31 JP JP61260095A patent/JP2552840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114421A (ja) | 1988-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SE516301C2 (sv) | N-fraktionell frekvenssyntes med restfelsrättning | |
| EP0481804A2 (en) | PLL frequency synthesizer | |
| US7323942B2 (en) | Dual loop PLL, and multiplication clock generator using dual loop PLL | |
| US5757216A (en) | Electronic device using phase synchronous circuit | |
| JPH07202690A (ja) | クロック信号発生回路 | |
| JPH0255976B2 (ja) | ||
| US4360767A (en) | Motor speed control apparatus | |
| JPH01126023A (ja) | 送受同時通信無線機 | |
| JPS63263936A (ja) | データ検出器 | |
| EP1020995A1 (en) | Phase-locked loop circuit and frequency modulation method using the same | |
| JP2001127631A (ja) | 周波数シンセサイザ装置とそれを用いた移動無線機 | |
| JP2552840B2 (ja) | Ｐｌｌ回路 | |
| US3743960A (en) | Circuit for driving frequency standard such as tuning fork | |
| US6593815B2 (en) | Full digital phase locked loop and circuitry for utilizing the same | |
| JP2911269B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| CN221177690U (zh) | 一种可外部调频的时钟电路 | |
| JPH1065525A (ja) | Ｐｌｌ回路 | |
| JP4244397B2 (ja) | Ｐｌｌ回路 | |
| JPH10256903A (ja) | Ｐｌｌ回路 | |
| JPH08321774A (ja) | 位相同期式周波数シンセサイザ | |
| JPH05303444A (ja) | クロック信号供給装置 | |
| CN214101326U (zh) | 基于峰值检测的时钟电路和芯片 | |
| JP3070076B2 (ja) | 位相同期発振回路 | |
| JP4668430B2 (ja) | プリスケーラ及びｐｌｌ回路 | |
| JPH10289032A (ja) | 半導体集積回路のクロック回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |