JPS63114421A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS63114421A JPS63114421A JP61260095A JP26009586A JPS63114421A JP S63114421 A JPS63114421 A JP S63114421A JP 61260095 A JP61260095 A JP 61260095A JP 26009586 A JP26009586 A JP 26009586A JP S63114421 A JPS63114421 A JP S63114421A
- Authority
- JP
- Japan
- Prior art keywords
- prescaler
- controllable
- divider
- vco
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009412 basement excavation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＰＬＬ回路にかかわり、特に位相ループ内にコ
ントローラブルプリスケラを設けたＰＬＬ回路に関する
。
ントローラブルプリスケラを設けたＰＬＬ回路に関する
。
ＰＬＬ回路は第２図に示すようにプログラマブルデバイ
ダ７のプログラム入力Ｎ、によりＶＣＯ４の発振信号ｆ
０の周波数を指定できる。指定できる最小単位Δｆは基
準信号ｆの周波数で決まる。基準信号発振器１は水晶制
御発振器を使用する。基本波による水晶振動子の製造可
能な周波数範囲はｋＨｚ〜２０ ＭＨｚ程度である。通
常は１０ ＭＨｚ程度の水晶振動子出力をデバイダで分
周し数ｋＨｚ〜数１０ｋＨｚの基準信号ｆｒで生成する
。基準信号ｆ、は数１０ ｋＨｚ程度がよく、これ以下
に基準信号ｆ を低くするとＰＬＬループのＳ／Ｎ比が
劣化する。ＶＣＯ４の制御可能な周波数範囲は回路構成
で定まるが希望する発掘周波数の上限と下限の比は２〜
３倍である。なお、周波数の逓倍は逓倍数の増加にした
がって雑音に対する信号処理が離かしく、分周は容易に
Ｉ１０化が可能でありフィルタが不要である。一般に分
周器の上限周波数は０ＭＯ８で数ＭＨｚ 。
ダ７のプログラム入力Ｎ、によりＶＣＯ４の発振信号ｆ
０の周波数を指定できる。指定できる最小単位Δｆは基
準信号ｆの周波数で決まる。基準信号発振器１は水晶制
御発振器を使用する。基本波による水晶振動子の製造可
能な周波数範囲はｋＨｚ〜２０ ＭＨｚ程度である。通
常は１０ ＭＨｚ程度の水晶振動子出力をデバイダで分
周し数ｋＨｚ〜数１０ｋＨｚの基準信号ｆｒで生成する
。基準信号ｆ、は数１０ ｋＨｚ程度がよく、これ以下
に基準信号ｆ を低くするとＰＬＬループのＳ／Ｎ比が
劣化する。ＶＣＯ４の制御可能な周波数範囲は回路構成
で定まるが希望する発掘周波数の上限と下限の比は２〜
３倍である。なお、周波数の逓倍は逓倍数の増加にした
がって雑音に対する信号処理が離かしく、分周は容易に
Ｉ１０化が可能でありフィルタが不要である。一般に分
周器の上限周波数は０ＭＯ８で数ＭＨｚ 。
ＴＴＬで１０〜２０ＭＨｚ、 ＥＣＬで数１００ ＭＨ
ｚで、上限周波数が高いと価格も高くなる。回路的にフ
ィードバックをかけるプログラマブルデバイダ７では最
大応答特畦の捧〜％で使用することになるので０ＭＯ８
を用いたときプログラム入力Ｎ、の２〜２０００ステツ
プの変化に対応した最適動作域は２〜３ ＭＨｚである
。プログラマブルデバイダ７のＶＣＯ４の発振信号ｆ０
に対するプログラム人力Ｎ。
ｚで、上限周波数が高いと価格も高くなる。回路的にフ
ィードバックをかけるプログラマブルデバイダ７では最
大応答特畦の捧〜％で使用することになるので０ＭＯ８
を用いたときプログラム入力Ｎ、の２〜２０００ステツ
プの変化に対応した最適動作域は２〜３ ＭＨｚである
。プログラマブルデバイダ７のＶＣＯ４の発振信号ｆ０
に対するプログラム人力Ｎ。
の１ステツプに対する最小単位Δｆは（１）式より１０
＝ ／、Ｎ、 ・・・・・・・・・・・・（１）基準
信号ｆ と等しくなる。ＶＣＯ４とプログラマプルデパ
イダ７との間にコントローラブルプリスケラ５と制御用
デバイダ６（スワロカウンタとも云う）を設けると前記
（１）式は（２）式となる。
＝ ／、Ｎ、 ・・・・・・・・・・・・（１）基準
信号ｆ と等しくなる。ＶＣＯ４とプログラマプルデパ
イダ７との間にコントローラブルプリスケラ５と制御用
デバイダ６（スワロカウンタとも云う）を設けると前記
（１）式は（２）式となる。
ｆｏ＝ｆｒＮＰＫ＋ｆｒＡ・・−・・・・−・・（２）
ただし、ｆｏはＶＣＯ４の発振信号、ｆｒは基準信号、
ＮＰはプログラム入力、Ｋはコントローラプルデバイダ
５のローレベル制御時の分周比、Ａは制御用デバイダ６
に設定される制御入力である。（２）式から、プログラ
ム人力Ｎ、の最小単位ΔｆはｆｒＫとなシ、制御入力Ａ
は最小単位Δｆに対する補助単位Δｆ′となり、この補
助単位Δｆ′の１ステツプはｆ となる。ディケードス
イッチでプログラム入力Ｎ、を得る場合はコントローラ
ブルプリスケラ５の分局比に’１Ｋ＝１０とする。Ｋ；
１０とするとコントローラブルプリスケラ６０制御端子
６ｂが口Ｎ、を９、制御入力Ａを３に設定すると制御端
子６ｂはハイレベルだから１１．２２，３３／ｆルスコ
トに制御入力Ａの「３」とプログラム入力「９」が減算
される。制御入力Ａが「０」となると制御端子６ｂがロ
ーレベルとなる。このため、コントロ４３．５３・・・
９３パルスごとにプログラム人力Ｎ。
ただし、ｆｏはＶＣＯ４の発振信号、ｆｒは基準信号、
ＮＰはプログラム入力、Ｋはコントローラプルデバイダ
５のローレベル制御時の分周比、Ａは制御用デバイダ６
に設定される制御入力である。（２）式から、プログラ
ム人力Ｎ、の最小単位ΔｆはｆｒＫとなシ、制御入力Ａ
は最小単位Δｆに対する補助単位Δｆ′となり、この補
助単位Δｆ′の１ステツプはｆ となる。ディケードス
イッチでプログラム入力Ｎ、を得る場合はコントローラ
ブルプリスケラ５の分局比に’１Ｋ＝１０とする。Ｋ；
１０とするとコントローラブルプリスケラ６０制御端子
６ｂが口Ｎ、を９、制御入力Ａを３に設定すると制御端
子６ｂはハイレベルだから１１．２２，３３／ｆルスコ
トに制御入力Ａの「３」とプログラム入力「９」が減算
される。制御入力Ａが「０」となると制御端子６ｂがロ
ーレベルとなる。このため、コントロ４３．５３・・・
９３パルスごとにプログラム人力Ｎ。
は「６」・・・「１」まで減算される。９３ノぐルスで
分周信号ｆｄを位相比較器２へ送出する。また、同時に
リセット端子７ａと６ａへリセット信号を送出する。Ｖ
ＣＯ４を１２０ ＭＨｚ 、基準信号ｆ、を１２すると
最小単位Δｆは１２０ ｋＨｚ 、補助単位Δｆ′は１
２ ｋＨｚとなる。これは発振信号ｆ。１２０ ＭＨｚ
に最小単位Δホｌ ｋａｓ 、補助単位Δｆ′は１００
Ｈｚとなる。ＶＣＯ４の発振信号！。が１２０ ＭＨ
ｚであるう５は高速論理素子を使用したものとな〕消費
電力が大で、かつ部品単価が高い等の欠点を有している
。
分周信号ｆｄを位相比較器２へ送出する。また、同時に
リセット端子７ａと６ａへリセット信号を送出する。Ｖ
ＣＯ４を１２０ ＭＨｚ 、基準信号ｆ、を１２すると
最小単位Δｆは１２０ ｋＨｚ 、補助単位Δｆ′は１
２ ｋＨｚとなる。これは発振信号ｆ。１２０ ＭＨｚ
に最小単位Δホｌ ｋａｓ 、補助単位Δｆ′は１００
Ｈｚとなる。ＶＣＯ４の発振信号！。が１２０ ＭＨ
ｚであるう５は高速論理素子を使用したものとな〕消費
電力が大で、かつ部品単価が高い等の欠点を有している
。
本発明は上述した点にかんがみなされたもので安定した
動作が期待できるＰＬＬ回路を提供することを目的とす
る。
動作が期待できるＰＬＬ回路を提供することを目的とす
る。
本発明はＶＣＯとコントローラブルプリスケラの間に高
速用論理素子で形成された非同期２進カウンタを設けで
ある。この非同期２進カウンタでＶＣＯ４の発振信号を
中速用論理素子の安定動作域まで低下させる。プログラ
マブルデバイダ７は０ＭＯ８等の低速用論理素子を使用
することができる。
速用論理素子で形成された非同期２進カウンタを設けで
ある。この非同期２進カウンタでＶＣＯ４の発振信号を
中速用論理素子の安定動作域まで低下させる。プログラ
マブルデバイダ７は０ＭＯ８等の低速用論理素子を使用
することができる。
以下、本発明になるＰＬＬ回路の一実施例を第１図にし
たがって説明する。
たがって説明する。
第１図において１１は高速用論理素子で形成された２ビ
ツトデバイダで消費電力は２段で１００ｍＷである。２
ビツトデバイダ１１はＶＣＯ４の出力ケラ５′の入力は
３０ ＭＨｚとなる。このため、コントローラブルプリ
スケラ５′は中速用のＴＴＬで構成できる。プログラマ
ブルデバイダ７′は０ＭＯ８を使用は５ビツト構成の２
進回路で形成できる。取扱う周波数は回路構成部品に適
切に対応したものとなる。
ツトデバイダで消費電力は２段で１００ｍＷである。２
ビツトデバイダ１１はＶＣＯ４の出力ケラ５′の入力は
３０ ＭＨｚとなる。このため、コントローラブルプリ
スケラ５′は中速用のＴＴＬで構成できる。プログラマ
ブルデバイダ７′は０ＭＯ８を使用は５ビツト構成の２
進回路で形成できる。取扱う周波数は回路構成部品に適
切に対応したものとなる。
本発明になるＰＬＬ回路はＶＣＯとコントローラブルプ
リスケラの間に高速用論理素子で形成された非同期２進
カウンタを設は文構成としであるため、コントローラブ
ルプリスケラとプログラマブルグリスケラ及びＰＬＬル
ープ外に設けるデバイダの応答特性に対する負担を軽減
できるところに特長を有している。このため、総体的な
部品経費を削減し、かつ消費電力を低減できる効果があ
り携帯用無線通信機等に適用すれば確実な動作を期待で
きる。
リスケラの間に高速用論理素子で形成された非同期２進
カウンタを設は文構成としであるため、コントローラブ
ルプリスケラとプログラマブルグリスケラ及びＰＬＬル
ープ外に設けるデバイダの応答特性に対する負担を軽減
できるところに特長を有している。このため、総体的な
部品経費を削減し、かつ消費電力を低減できる効果があ
り携帯用無線通信機等に適用すれば確実な動作を期待で
きる。
第１図は本発明になるＰＬＬ回路の一実施例を示すブロ
ック図、第２図は従来のＰＬＬ回路のブロック図である
。図中符号１は基準信号発振器、２は位相比較器、３は
ロー／ヤスフィルタ、４はＶＣＯ１５，５′はコントロ
ーラプルプリスケラ、６ 、６’は特許出願人 八重洲
無線株式会社 第 １ 図 り ｄ
ック図、第２図は従来のＰＬＬ回路のブロック図である
。図中符号１は基準信号発振器、２は位相比較器、３は
ロー／ヤスフィルタ、４はＶＣＯ１５，５′はコントロ
ーラプルプリスケラ、６ 、６’は特許出願人 八重洲
無線株式会社 第 １ 図 り ｄ
Claims (1)
- １、基準信号発振器、位相比較器、ローパスフィルタ、
ＶＣＯ、コントローラブルプリスケラ、制御用デバイダ
並びにプログラマブルデバイダを具備したＰＬＬ回路に
おいて、ＶＣＯとコントローラブルプリスケラの間に高
速用論理素子で形成された非同期２進カウンタを設けて
なり、コントローラブルプリスケラ及びＰＬＬループ外
に設けるデバイダの応答特性に対する負担を軽減するよ
う構成したことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260095A JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260095A JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114421A true JPS63114421A (ja) | 1988-05-19 |
| JP2552840B2 JP2552840B2 (ja) | 1996-11-13 |
Family
ID=17343225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260095A Expired - Fee Related JP2552840B2 (ja) | 1986-10-31 | 1986-10-31 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552840B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728517U (ja) * | 1980-07-22 | 1982-02-15 | ||
| JPS59231925A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | Ｆｍ／ａｍ受信機 |
| JPS60130218A (ja) * | 1983-12-16 | 1985-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ |
-
1986
- 1986-10-31 JP JP61260095A patent/JP2552840B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728517U (ja) * | 1980-07-22 | 1982-02-15 | ||
| JPS59231925A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | Ｆｍ／ａｍ受信機 |
| JPS60130218A (ja) * | 1983-12-16 | 1985-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552840B2 (ja) | 1996-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |