JPH03201606A - ディジタルシンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、複数のチャンネルに互いに異なる搬送波設定
値が設定され、該搬送波設定値に対応する搬送波を出力
するディジタルシンセサイザに関する。

（従来の技術） 従来、複数のチャンネルに互いに異なる搬送波設定値が
設定され、該搬送波設定値に対応する搬送波を出力する
シンセサイザとして、第３図に示すように、単相のクロ
ック信号を発振するクロック信号発振器３０と、該クロ
ック信号発振器３０からのクロック信号を受けるときに
前記、チャンネルから選択される指定チャンネルに対応
する搬送波設定値か入力され、該搬送波設定値に基づき
アドレス信号を生成する累算器３２と、前記アドレス信
号が与えられ、該アドレス信号に対応する番地に記憶さ
れている前記搬送波の数値データ信号を出力する記憶手
段・３４と、該記憶手段から出力される数値データ信号
が与えられ、前記クロック信号を受けるときに前記数値
データ信号をアナログ信号に変換しかつ出力するＤ／Ａ
コンバータ３６とを備えるものがある。

動作時、累算器３２には、クロック信号発振器からのク
ロック信号に基づいて指定チャンネルに対１６する搬送
波設定値が入力される。累算器３２は、ｖ１送波設定値
を計算処理し、その計算結果に基づきアドレス信号を生
成する。前記アドレス信号は記憶手段３４に与えられ、
記憶手段３４は、アドレス信号に対応する番地に記憶さ
れている搬送波の数値データ信号を出力する。数値デー
タ信号はＤ／Ａコンバータ３６に与えられ、Ｄ／Ａコン
バータ３６は前記クロック信号を受けるときに数値デー
タ信号をアナログ信号に変換する。

Ｄ／Ａコンバータ３６から出力されるアナログ信号は指
定チャンネルに対応する搬送波を用窓する。

（発明が解決しようとする課題） しかし、累算器の計算時間、記憶手段のアクセス時間お
よびＤ／Ａコンバータのセットリング時間の内で記憶手
段のアクセス時間が最も長いから、従来のディジタルシ
ンセサイザの動作時間は記憶手段のアクセス時間によっ
て制限され、前記動作時間を短くすることは困難である
。

そこで、前記動作時間を短くするために、アクセス時間
の短いエミッタ結合ロジックを使用することが考える。

しかし、エミッタ結合口ジッタは高価であ゛るから、デ
ィジタルシンセサイザは高価になる。

本発明の目的は、動作時間を短くすることができかつ安
価なディジタルシンセサイザを提供することにある。

（課題を解決するための手段） 本発明は、複数のチャンネルに互いに異なる搬送波設定
値が設定され、該搬送波設定値に対応する搬送波を出力
するディジタルシンセサイザであって、基準クロック信
号を発振するクロック信号発振器と、前記基準クロック
信号に基づき周波数が前記基準クロック信号の周波数よ
り小さくかつ位相が互いに異なる複数のクロック信号を
発振する多相タロツク信号発生器と、前記基準クロック
信号か与えられるときに前記チャンネルの内から選択さ
れる指定チャンネルに対応する搬送波設定値を取り込み
、該搬送波設定値に基づきアドレス信号を生成する累算
器と、それぞれが対応する前記クロック信号を受けると
きに前記アドレス信号を収り込みかつ保持する複数のラ
ッチ回路と、それぞれが対応する前記ラッチ回路に保持
されている前記アドレス信号を取り込み、該アドレス信
号に対応する番地に記憶されている前記搬送波の数値デ
ータ信号を出力する複数の記憶手段と、該記憶手段のそ
れぞれから出力される数値データ信号が与えられ、前記
クロック信号が与えられるときに該クロック信号に対応
する数値データ信号を選択しかつ出力するマルチプレク
サと、前記基準クロック信号が与えられるときに前記マ
ルチプレクサから出される数値データ信号を取り込み、
該数値データ信号をアナログ信号に変換するＤ／Ａコン
バータとを備える。

（実施例） 第１図は本発明のディジタルシンセサイザの一実施例を
示すブロック図、第２図は第１図のディジタルシンセサ
イザのタロツク信号発振器から発振される基準クロック
信号および多相クロック信号発生器から発生されるクロ
ック信号のタイムチャートを示す図である。

複数のチャンネルを有する移動体熟線装置には、局部発
振器としてディジタルシンセサイザが用いられている、
ディジタルシンセサイザは、第１図に示すように、基準
クロック信号を発振するクロック信号発振器１０を備え
る。クロック信号発振器１０は基準クロック信号Ｔを発
生する。基準クロック信号Ｔは多相クロック信号発生器
１２、累算器１４およびＤ／Ａコンバータ１６に与えら
れる。

多相クロック信号発生器１２は基準クロック信号Ｔに基
づき複数のクロック信号を発生する０本実施例において
は、多相クロック信号発生器１２は２相りロック信号発
生器からなり、それからクロック信号Ｔ　ｒ　１（７２
が発生される。クロック信号Ｔ、およびＴ２の周波数は
基準クロック信号Ｔの周波数の１７２である０、ｔた、
クロック信号Ｔ　ｒの位相とクロック信号Ｔ２の位相と
の差は１７２周期である。

累算器１４に基準クロック信号Ｔが与えられると、累算
器１４には前記チャンネルの内から選択される指定チャ
ンネルに対応する搬送波設定値が取り込まれ、累算器１
４は前記搬送波設定値に基づき所定の処理を実行し、そ
の結果をアドレス信号として出力する。

前記アドレス信号は複数のラッチ回路１８゜２０に与え
られる０本実施例においてはラッチ回路の数は２である
。ラッチ回路１８にクロック信号ＴＩが与えられるとき
、ラッチ回路１８は前記アドレス信号を取り込みかつ保
持する。ラッチ回路２０にクロック信号Ｔ２が与えらる
とき、ラッチ回路２０は前記アドレス信号を取り込みか
つ保持する。

ラッチ回路１８に保持されているアドレス信号はＲＯＭ
２２に与えられ、ＲＯＭ２２は前記アドレス信号に対応
する番地に記憶されている前記搬送波の数値データ信号
を出力する。ラッチ回路２０のアドレス信号は、ラッチ
回路１８のアドレス信号と同様に、ＲＯＭ２４に与えら
れ、ＲＯＭ２４は前記アドレス信号に対応する番地に記
憶されている前記搬送波の数値データ信号を出力する。

ＲＯＩＦ２２から出力される数値データ信号およびＲＯ
Ｍ２４から出力される数値データ信号はマチプレクサ２
６に与えられる。マルチプレクサ２６はその端子Ｓ１に
クロック信号Ｔ、が与えられたときにＲＯＭ２２の数値
データ信号を選択しかつ出力し、その端子８２にクロッ
ク信号Ｔ２が与えられたときにＲＯＭ２４の数値データ
信号を選択しかつ出力する。

マルチプレクサ２６によって選択されたＲＯＭ２２の数
値データ信号およびＲＯＭ２４の数値データ信号の内の
いずれか一方はＤ／Ａコンバータ１６に与えられる。Ｄ
／Ａコンバータ１６は基準クロック信号Ｔに基づきマル
チプレクサ２６によって選択された前記数値データ信号
をアナログ信号に変換し、該アナログ信号を出力する。

動作時、累算器１４には、基準クロック信号Ｔに基づい
て前記指定チャンネルに対応する搬送波設定値が取り込
まれる。累算器１４は、前記搬送波設定値に基づきアド
レス信号を生成する。前記アドレス信号はラッチ回路１
８．２０のそれぞれに与えられる。

次いで、多相クロック信号発生器１２からクロック信号
Ｔ１が発生され、クロック信号Ｔ１はラッチ回路１８に
与えられる。ラッチ回路１８は前記アドレス信号を取り
込みかつ保持する。ラッチ回路１８に保持されている前
記アドレス信号はＲＯＭ２２に与えられ、ＲＯＭ２２は
前記アドレス信号に対応する番地に記憶されている前記
搬送波の数値データ信号を出力する。マルチプレクサ２
６の端子Ｓ１にはクロック信号Ｔ１が与えられているこ
とにより、ＲＯＭ２２からの数値データ信号はマルチプ
レクサ２６から出力され、Ｄ／Ａコンバータ１６に与え
られる。Ｄ／Ａコンバータ１６はマルチプレクサ２６か
らの数値データ信号をアナログ信号に変換し、該アナロ
グ信号を出力する。Ｄ／Ａコンバータ１６から出力され
たアナログ信号は前記搬送波に対応する。

次の基準クロック信号Ｔがクロック信号発振器１０から
発振されるとき、累算器１４は、前述したように、アド
レス信号を生成し、多相クロック信号発生゛器１２はク
ロック信号Ｔ２を発生する。

前記アドレス信号はラッチ回路２０に保持され、ラッチ
回Ｆ！＠２０の前記アドレス信号はＲＯＭ２４に与えら
れる。ＲＯＭ２４は前記アドレス信号に対応する数値デ
ータ信号を出力し、数値データ信号はマルチプレクサ２
６に与えられる。マルチプレクサ２６の端子８２には、
クロック信号Ｔ２が与えられていることにより、マルチ
プレクサ２６はＲＯＭ２４の数値データ信号を出力する
がら、該数１直データ信号はＤ／Ａコンバータによって
アナログ信号に変換される。

さらに次のクロック信号Ｔがクロック信号発振器ｌＯか
ら発振されるとき、ＲＯＭ２２の数値データ信号がＤ／
Ａコンバータ２６によってアナログ信号に変換される。

以Ｊ二より、クロック信号Ｔ１およびクロック信号Ｔ２
に基づき、ＲＯＭ２２の数値データ信号およびＲＯＭ２
４の数値データ信号が交互に出力されるから、ＲＯＭ２
２の数値データ信号からＲＯＭ２４の数値データ信号に
またはその逆に変化する時間は基準クロック信号の周期
の１／４に等しくなり、動作時間を短くすることができ
る。また、アクセス時間の長いＲＯＭを用いることがで
きるから、価格を低く抑えることができる。

なお、本火施例ではラッチ回路およびＲＯＭの数をそれ
ぞれ２つとしているが、さらに多数のラッチ回路および
ＲＯＭを設けることもできる。

（発明の効果） 本発明によれば、互いに異なる位相を有しかつ前記基準
クロック信号の周波数より小さい周波数を有する複数の
クロック信号に基づき前記記憶手段のそれぞれに記憶さ
れている数値データ信号が出力されるから、前記記憶手
段へのアクセス時間を短くすることができ、前記記憶手
段のアクセス時間に起因する動作時間の制限をなくすこ
とができる。また、アクセス時間の短い記憶手段を用い
る必要がなくなるから、価格を低く抑えることができる
。

【図面の簡単な説明】

第１図１よ本発明のディジタルシンセサイザの一実施例
を示すブロック図、第２図は第１図のディジタルシンセ
サイザのクロック信号発振器から発振される基準クロッ
ク信号および多相クロック信号発生器から発生されるク
ロック信号のタイムチャートを示す図、第３図は従来の
ディジタルシンセサイザを示すブロック図である。 １０・・・クロック信号発振器、１２・・・多相クロッ
ク信号発生器、１４・・・累算器、１６・・・Ｄ／Ａコ
ンバータ、１８．２０・・・ラッチ回路、２２．２４・
・・ＲＯＭ　＜記憶手段）、２６・・・マルチプレクサ
。

Claims (1)

【特許請求の範囲】
1. 複数のチャンネルに互いに異なる搬送波設定値が設定さ
   れ、該搬送波設定値に対応する搬送波を出力するディジ
   タルシンセサイザであって、基準クロック信号を発振す
   るクロック信号発振器と、前記基準クロック信号に基づ
   き周波数が前記基準クロック信号の周波数より小さくか
   つ位相が互いに異なる複数のクロック信号を発振する多
   相クロック信号発生器と、前記基準クロック信号が与え
   られるときに前記チャンネルの内から選択される指定チ
   ャンネルに対応する搬送波設定値を取り込み、該搬送波
   設定値に基づきアドレス信号を生成する累算器と、それ
   ぞれが対応する前記クロック信号を受けるときに前記ア
   ドレス信号を取り込みかつ保持する複数のラッチ回路と
   、それぞれが対応する前記ラッチ回路に保持されている
   前記アドレス信号を取り込み、該アドレス信号に対応す
   る番地に記憶されている前記搬送波の数値データ信号を
   出力する複数の記憶手段と、該記憶手段のそれぞれから
   出力される数値データ信号が与えられ、前記クロック信
   号が与えられるときに該クロック信号に対応する数値デ
   ータ信号を選択しかつ出力するマルチプレクサと、前記
   基準クロック信号が与えられるときに前記マルチプレク
   サから出される数値データ信号を取り込み、該数値デー
   タ信号をアナログ信号に変換するＤ／Ａコンバータとを
   備えるディジタルシンセサイザ。