JP2964738B2 - パルス演算処理装置 - Google Patents
パルス演算処理装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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Description
【０００１】
【産業上の利用分野】本発明は、ＮＣ工作機等のディジ
タル信号処理装置において方向性を有するパルス信号の
周波数及びパルス数を自在に分周制御するパルス演算処
理装置に関するものである。
タル信号処理装置において方向性を有するパルス信号の
周波数及びパルス数を自在に分周制御するパルス演算処
理装置に関するものである。
【０００２】
【従来の技術】近年、より高度化，複雑化するディジタ
ル信号処理装置において、方向性を有するパルス（例え
ばアップダウンカウンタに入力されるＵＰパルスとＤＯ
ＷＮパルス等）の分周制御を必要とするケースが増加し
ている。
ル信号処理装置において、方向性を有するパルス（例え
ばアップダウンカウンタに入力されるＵＰパルスとＤＯ
ＷＮパルス等）の分周制御を必要とするケースが増加し
ている。
【０００３】中でもＮＣ工作機等のサーボ制御における
位置センサ出力信号の分周制御の場合は、パルス信号周
波数が最大１０ＭHZ程度と非常に高く、かつ分周による
時間遅れが非常に小さいことが要求される。
位置センサ出力信号の分周制御の場合は、パルス信号周
波数が最大１０ＭHZ程度と非常に高く、かつ分周による
時間遅れが非常に小さいことが要求される。
【０００４】ＮＣ工作機等のサーボ制御における位置セ
ンサーとして一般的に使用されているロータリエンコー
ダの場合、サーボモータの軸が位置センサーの分解能に
相当する角度回転するたびにその回転方向に応じてＵＰ
パルス又はＤＯＷＮパルスが出力されるしくみになって
いる。
ンサーとして一般的に使用されているロータリエンコー
ダの場合、サーボモータの軸が位置センサーの分解能に
相当する角度回転するたびにその回転方向に応じてＵＰ
パルス又はＤＯＷＮパルスが出力されるしくみになって
いる。
【０００５】このパルスをパルス演算処理装置で分周制
御することによって、位置センサの分解能を変化させた
のと同様のＵＰパルス及びＤＯＷＮパルスを得ることが
できる。以上が、パルス演算処理装置の利用の一例であ
る。
御することによって、位置センサの分解能を変化させた
のと同様のＵＰパルス及びＤＯＷＮパルスを得ることが
できる。以上が、パルス演算処理装置の利用の一例であ
る。
【０００６】以下に従来のパルス演算処理装置について
説明する。図４は従来のパルス演算処理装置の構成を示
すものである。図４において、８は一定周期のクロック
信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号
Ｓ１と入力ＤＯＷＮパルス信号Ｓ２が入力されたか否か
を判断し、入力ＵＰパルス信号Ｓ１が入力された場合に
はカウントＵＰパルス信号Ｓ１４を出力し、入力ＤＯＷ
Ｎパルス信号Ｓ２が入力された場合にはカウントダウン
パルス信号Ｓ１５を出力する入力パルス同期回路であ
る。
説明する。図４は従来のパルス演算処理装置の構成を示
すものである。図４において、８は一定周期のクロック
信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号
Ｓ１と入力ＤＯＷＮパルス信号Ｓ２が入力されたか否か
を判断し、入力ＵＰパルス信号Ｓ１が入力された場合に
はカウントＵＰパルス信号Ｓ１４を出力し、入力ＤＯＷ
Ｎパルス信号Ｓ２が入力された場合にはカウントダウン
パルス信号Ｓ１５を出力する入力パルス同期回路であ
る。
【０００７】９はカウントＵＰパルス信号Ｓ１４とカウ
ントＤＯＷＮパルス信号Ｓ１５でアップダウンカウント
動作を行い、カウント結果データＤ１１を出力するプリ
セッタブルアップダウンカウンタである。
ントＤＯＷＮパルス信号Ｓ１５でアップダウンカウント
動作を行い、カウント結果データＤ１１を出力するプリ
セッタブルアップダウンカウンタである。
【０００８】１０はカウント結果データＤ１１とあらか
じめ設定された分周比分母データＤ１とを比較し一致し
たか否かの比較結果信号Ｓ１６を出力するディジタルコ
ンパレータである。
じめ設定された分周比分母データＤ１とを比較し一致し
たか否かの比較結果信号Ｓ１６を出力するディジタルコ
ンパレータである。
【０００９】１１はカウント結果データＤ１１が‘−
１'以下であるか否かの比較結果信号Ｓ１７を出力する
負検出ディジタルコンパレータである。
１'以下であるか否かの比較結果信号Ｓ１７を出力する
負検出ディジタルコンパレータである。
【００１０】１２は比較結果信号Ｓ１６と比較結果信号
Ｓ１７をクロック信号Ｓ１３の立ち下がりエッジ毎にチ
ェックしプリセッタブルアップダウンカウンタのクリア
信号Ｓ１８とプリセット信号Ｓ１９を発生するタイミン
グパルス発生回路である。
Ｓ１７をクロック信号Ｓ１３の立ち下がりエッジ毎にチ
ェックしプリセッタブルアップダウンカウンタのクリア
信号Ｓ１８とプリセット信号Ｓ１９を発生するタイミン
グパルス発生回路である。
【００１１】プリセッタブルアップダウンカウンタのプ
リセットデータＤ１０は分周比分母データＤ１より１を
減じた数があらかじめ設定されている。
リセットデータＤ１０は分周比分母データＤ１より１を
減じた数があらかじめ設定されている。
【００１２】以上のように構成されたパルス演算処理装
置について、以下その動作について説明する。図５は従
来のパルス演算処理装置において入力パルス同期回路に
入力ＵＰパルス信号Ｓ１が入力され、分周比分母データ
Ｄ１が‘３'，プリセットデータＤ１０が‘２'の場合の
動作を示す図である。入力ＵＰパルス信号Ｓ１はクロッ
ク信号Ｓ１３の立ち上がりエッジに同期されてカウント
ＵＰ信号Ｓ１４としてプリセッタブルアップダウンカウ
ンタ９に入力される。
置について、以下その動作について説明する。図５は従
来のパルス演算処理装置において入力パルス同期回路に
入力ＵＰパルス信号Ｓ１が入力され、分周比分母データ
Ｄ１が‘３'，プリセットデータＤ１０が‘２'の場合の
動作を示す図である。入力ＵＰパルス信号Ｓ１はクロッ
ク信号Ｓ１３の立ち上がりエッジに同期されてカウント
ＵＰ信号Ｓ１４としてプリセッタブルアップダウンカウ
ンタ９に入力される。
【００１３】その結果、プリッタブルカウンタ９はカウ
ントアップ動作を行い、やがてカウント結果データＤ１
１と分周比分母データＤ１が等しくなり、比較結果信号
Ｓ１６が出力される。
ントアップ動作を行い、やがてカウント結果データＤ１
１と分周比分母データＤ１が等しくなり、比較結果信号
Ｓ１６が出力される。
【００１４】この比較結果信号Ｓ１６が変化するタイミ
ングを考察すると、クロック信号Ｓ１３が立ち上がった
結果として、カウントＵＰパルス信号Ｓ１４が発生し、
その結果として、プリセッタブルアップダウンカウンタ
９がカウントアップ動作を行い、その結果としてディジ
タルコンパレータ１０が比較結果信号Ｓ１６を発生す
る。従ってクロック信号Ｓ１３の立ち上がりエッジより
比較結果信号Ｓ１６が一致を見い出すまでの時間遅れは
それらの素子の遅れ時間に相当し、その遅れ時間はクロ
ック信号Ｓ１３の立ち上りエッジから立ち下がりエッジ
までの時間より小さく設計される。
ングを考察すると、クロック信号Ｓ１３が立ち上がった
結果として、カウントＵＰパルス信号Ｓ１４が発生し、
その結果として、プリセッタブルアップダウンカウンタ
９がカウントアップ動作を行い、その結果としてディジ
タルコンパレータ１０が比較結果信号Ｓ１６を発生す
る。従ってクロック信号Ｓ１３の立ち上がりエッジより
比較結果信号Ｓ１６が一致を見い出すまでの時間遅れは
それらの素子の遅れ時間に相当し、その遅れ時間はクロ
ック信号Ｓ１３の立ち上りエッジから立ち下がりエッジ
までの時間より小さく設計される。
【００１５】比較結果信号Ｓ１６はタイミングパルス発
生回路１２でクロック信号Ｓ１３の立ち下がりエッジ毎
にチェックされ、比較結果信号Ｓ１６が一致している状
態を示している場合にクリア信号Ｓ１８を発生する。こ
のクリア信号Ｓ１８が発生する前後の動作を考察する
と、クロック信号Ｓ１３の立ち下がりエッジに同期して
クリア信号Ｓ１８が発生すると、その結果としてカウン
ト結果データＤ１１は‘０'となり、その結果として比
較結果信号Ｓ１６は一致していない状態を示す。
生回路１２でクロック信号Ｓ１３の立ち下がりエッジ毎
にチェックされ、比較結果信号Ｓ１６が一致している状
態を示している場合にクリア信号Ｓ１８を発生する。こ
のクリア信号Ｓ１８が発生する前後の動作を考察する
と、クロック信号Ｓ１３の立ち下がりエッジに同期して
クリア信号Ｓ１８が発生すると、その結果としてカウン
ト結果データＤ１１は‘０'となり、その結果として比
較結果信号Ｓ１６は一致していない状態を示す。
【００１６】ここでクリア信号Ｓ１８のパルス幅は、プ
リセッタブルアップダウンカウンタ９のクリア動作に必
要なパルス幅以上を確保し、かつクロック信号Ｓ１３の
立ち下がりエッジより立ち上がりエッジまでの時間より
も十分小さい幅となるように設計されている。
リセッタブルアップダウンカウンタ９のクリア動作に必
要なパルス幅以上を確保し、かつクロック信号Ｓ１３の
立ち下がりエッジより立ち上がりエッジまでの時間より
も十分小さい幅となるように設計されている。
【００１７】従って次のカウントＵＰパルス信号Ｓ１４
が入力されるとプリセッタブルアップダウンカウンタ９
はカウントアップ動作を開始して以後同様の動作が続行
される。
が入力されるとプリセッタブルアップダウンカウンタ９
はカウントアップ動作を開始して以後同様の動作が続行
される。
【００１８】ここで入力ＵＰパルス信号Ｓ１とクリア信
号Ｓ１８の間に（数１）の関係が成り立っていることが
わかる。よってこのクリア信号Ｓ１８を出力ＵＰパルス
信号Ｓ７として出力するように構成されている。すなわ
ち、入力ＵＰパルス信号Ｓ１が３パルス入力されると出
力ＵＰパルス信号Ｓ７が１パルス出力される。
号Ｓ１８の間に（数１）の関係が成り立っていることが
わかる。よってこのクリア信号Ｓ１８を出力ＵＰパルス
信号Ｓ７として出力するように構成されている。すなわ
ち、入力ＵＰパルス信号Ｓ１が３パルス入力されると出
力ＵＰパルス信号Ｓ７が１パルス出力される。
【００１９】
【数１】
【００２０】以上のように非常に高速で正確にカウント
ＵＰパルス信号を分周制御できることがわかる。
ＵＰパルス信号を分周制御できることがわかる。
【００２１】次に入力ＤＯＷＮパルスＳ２が入力された
場合の動作について説明する。図６は従来のパルス演算
処理装置において入力パルス同期回路に入力ＤＯＷＮパ
ルス信号Ｓ２が入力され、分周比分母データＤ１が
‘３'，プリセットデータＤ１０が‘２'の場合の動作を
示す図である。
場合の動作について説明する。図６は従来のパルス演算
処理装置において入力パルス同期回路に入力ＤＯＷＮパ
ルス信号Ｓ２が入力され、分周比分母データＤ１が
‘３'，プリセットデータＤ１０が‘２'の場合の動作を
示す図である。
【００２２】前記図５の説明によりこの動作も容易に理
解できるため、詳細な説明は省略するが、負検出ディジ
タルコンパレータ１１の比較結果信号Ｓ１７が一致して
いる状態を示すとプリセット信号Ｓ１９が発生し、プリ
セッタブルアップダウンカウンタ９にプリセットデータ
Ｄ１０すなわち２がプリセットされる点が特に異なる。
解できるため、詳細な説明は省略するが、負検出ディジ
タルコンパレータ１１の比較結果信号Ｓ１７が一致して
いる状態を示すとプリセット信号Ｓ１９が発生し、プリ
セッタブルアップダウンカウンタ９にプリセットデータ
Ｄ１０すなわち２がプリセットされる点が特に異なる。
【００２３】ここで入力ＤＯＷＮパルス信号Ｓ２とプリ
セット信号Ｓ１９の間に（数２）の関係が成り立ってい
ることがわかる。
セット信号Ｓ１９の間に（数２）の関係が成り立ってい
ることがわかる。
【００２４】
【数２】
【００２５】よってこのプリセット信号Ｓ１９を出力Ｄ
ＯＷＮパルス信号Ｓ８として出力するように構成されて
いる。すなわち、入力ＤＯＷＮパルス信号Ｓ２が３パル
ス入力されると出力ＤＯＷＮパルス信号Ｓ８が１パルス
出力される。
ＯＷＮパルス信号Ｓ８として出力するように構成されて
いる。すなわち、入力ＤＯＷＮパルス信号Ｓ２が３パル
ス入力されると出力ＤＯＷＮパルス信号Ｓ８が１パルス
出力される。
【００２６】以上が従来のパルス演算装置についての動
作説明であるが、これを整理し入力と出力の関係を一般
式で示すと（数３）となる。すなわち、パルス演算処理
装置に入力パルスがＤ１個入力されると出力パルスが１
個出力される。
作説明であるが、これを整理し入力と出力の関係を一般
式で示すと（数３）となる。すなわち、パルス演算処理
装置に入力パルスがＤ１個入力されると出力パルスが１
個出力される。
【００２７】
【数３】
【００２８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、分周比の分母は１以上の整数の範囲で自由
に可変できるが、分周比の分子は１しか選べない。
の構成では、分周比の分母は１以上の整数の範囲で自由
に可変できるが、分周比の分子は１しか選べない。
【００２９】従って分周比は、「整数分の１」しか設定
できないという大きな制約を本質的に有している。この
ような従来のパルス演算処理装置を使用し、例えば一回
転当たり所定のパルス数を有したエンコーダの出力周波
数を分周し、その分周周期に応じたステップ毎に位置決
め制御をしようとした場合、その分周比を整数分の１で
しか設定できず、よりきめこまかなステップでの位置決
め制御が困難であると言う技術的課題があった。
できないという大きな制約を本質的に有している。この
ような従来のパルス演算処理装置を使用し、例えば一回
転当たり所定のパルス数を有したエンコーダの出力周波
数を分周し、その分周周期に応じたステップ毎に位置決
め制御をしようとした場合、その分周比を整数分の１で
しか設定できず、よりきめこまかなステップでの位置決
め制御が困難であると言う技術的課題があった。
【００３０】本発明は上記従来の技術的課題を解決する
もので、分周比の分子にも「分周比の分母より大きくな
らない範囲の１以上の整数」を自由に設定できる分周機
能を備えたパルス演算処理装置であり、かつ安価で非常
に高速で分周制御可能なるパルス演算処理装置を提供す
ることを目的とする。本発明のパルス演算処理装置を例
えばエンコーダに使用すれば、そのエンコーダを搭載し
たサーボモータにおいて従来のパルス演算処理装置を使
用したエンコーダを搭載したものに比べ、より きめこま
かな制御が可能となる。
もので、分周比の分子にも「分周比の分母より大きくな
らない範囲の１以上の整数」を自由に設定できる分周機
能を備えたパルス演算処理装置であり、かつ安価で非常
に高速で分周制御可能なるパルス演算処理装置を提供す
ることを目的とする。本発明のパルス演算処理装置を例
えばエンコーダに使用すれば、そのエンコーダを搭載し
たサーボモータにおいて従来のパルス演算処理装置を使
用したエンコーダを搭載したものに比べ、より きめこま
かな制御が可能となる。
【００３１】
【課題を解決するための手段】この目的を達成するため
に本発明のパルス演算装置は、入力ＵＰパルス信号と入
力ＤＯＷＮパルス信号とを入力して一定周期のクロック
信号に同期した入力パルス有無信号と入力パルス方向信
号を出力するパルス入力手段と、出力パルス有無信号と
出力パルス方向信号とを入力して前記クロック信号に同
期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号と
レジスタ保持タイミング信号とを出力するパルス出力手
段と、それぞれあらかじめ設定された第１のデータであ
る分周比分母データＤ１と第２のデータを入力し、レジ
スタ保持データとの比較結果信号を出力するディジタル
コンパレータと、前記比較結果信号と前記入力パルス有
無信号と前記入力パルス方向信号とを入力して、データ
選択信号と加減算選択指令信号と前記出力パルス有無信
号と前記出力パルス方向信号とを一義的に出力する論理
回路と、それぞれあらかじめ設定された前記第１のデー
タＤ１と第３のデータである分周比分子データＤ３と第
４のデータと第５のデータと常に‘０'の値を持つ第６
のデータとを入力し、前記データ選択信号によってどれ
か一つを選択し、その選択結果データを出力するデータ
セレクタと、前記選択結果データと前記レジスタ保持デ
ータとを前記加減算選択指令信号に従って加算又は減算
して、その加減算結果データを出力するディジタル加減
算器と、前記レジスタ保持タイミング信号により前記加
減算結果データを保持し、前記レジスタ保持データを出
力するデータ保持レジスタとを備えたパルス演算処理装
置であって、 前記入力ＵＰパルス信号と前記入力ＤＯＷ
Ｎパルス信号とを入力し、 前記第１のデータＤ１及び前
記第３のデータＤ３が1以上の整数でかつＤ１≧Ｄ３と
した場合、 前記入力ＵＰパルス信号又は前記入力ＤＯＷ
Ｎパルス信号の少なくとも一方を Ｄ３／Ｄ１に分周した
信号を出力する構成を有している。
に本発明のパルス演算装置は、入力ＵＰパルス信号と入
力ＤＯＷＮパルス信号とを入力して一定周期のクロック
信号に同期した入力パルス有無信号と入力パルス方向信
号を出力するパルス入力手段と、出力パルス有無信号と
出力パルス方向信号とを入力して前記クロック信号に同
期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号と
レジスタ保持タイミング信号とを出力するパルス出力手
段と、それぞれあらかじめ設定された第１のデータであ
る分周比分母データＤ１と第２のデータを入力し、レジ
スタ保持データとの比較結果信号を出力するディジタル
コンパレータと、前記比較結果信号と前記入力パルス有
無信号と前記入力パルス方向信号とを入力して、データ
選択信号と加減算選択指令信号と前記出力パルス有無信
号と前記出力パルス方向信号とを一義的に出力する論理
回路と、それぞれあらかじめ設定された前記第１のデー
タＤ１と第３のデータである分周比分子データＤ３と第
４のデータと第５のデータと常に‘０'の値を持つ第６
のデータとを入力し、前記データ選択信号によってどれ
か一つを選択し、その選択結果データを出力するデータ
セレクタと、前記選択結果データと前記レジスタ保持デ
ータとを前記加減算選択指令信号に従って加算又は減算
して、その加減算結果データを出力するディジタル加減
算器と、前記レジスタ保持タイミング信号により前記加
減算結果データを保持し、前記レジスタ保持データを出
力するデータ保持レジスタとを備えたパルス演算処理装
置であって、 前記入力ＵＰパルス信号と前記入力ＤＯＷ
Ｎパルス信号とを入力し、 前記第１のデータＤ１及び前
記第３のデータＤ３が1以上の整数でかつＤ１≧Ｄ３と
した場合、 前記入力ＵＰパルス信号又は前記入力ＤＯＷ
Ｎパルス信号の少なくとも一方を Ｄ３／Ｄ１に分周した
信号を出力する構成を有している。
【００３２】
【作用】入力ＵＰパルス信号Ｓ１及び入力ＤＯＷＮ信号
Ｓ２を入力することにより（数４）に示すような出力Ｕ
Ｐパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８を得る
ことができる。
Ｓ２を入力することにより（数４）に示すような出力Ｕ
Ｐパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８を得る
ことができる。
【００３３】
【数４】
【００３４】すなわち従来のパルス演算処理装置におい
ては分周比が「整数分の１」しか設定できなかったのに
対し、本発明によるパルス演算処理装置においては分周
比の分子及び分母の両方が可変でき、分周比を非常にき
めこまかく設定できる。しかも非常に高速で動作し、安
価である。
ては分周比が「整数分の１」しか設定できなかったのに
対し、本発明によるパルス演算処理装置においては分周
比の分子及び分母の両方が可変でき、分周比を非常にき
めこまかく設定できる。しかも非常に高速で動作し、安
価である。
【００３５】
【実施例】以下本発明一実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００３６】図１において、１は入力パルス信号Ｓ１と
入力ＤＯＷＮパルス信号Ｓ２を入力して一定周期のクロ
ック信号Ｓ１３に同期した入力パルス有無信号Ｓ３と入
力パルス方向信号Ｓ４を出力するパルス入力手段、２は
出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を
入力して前記クロック信号Ｓ１３に同期して出力ＵＰパ
ルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８とレジスタ
保持タイミング信号Ｓ１２を出力するパルス出力手段、
３はそれぞれあらかじめ設定された分周比分母データＤ
１と、第２のデータＤ２を入力しレジスタ保持データＤ
８との比較結果信号Ｓ５を出力するディジタルコンパレ
ータ、４は比較結果信号Ｓ５と入力パルス有無信号Ｓ３
と入力パルス方向信号Ｓ４を入力してデータ選択信号Ｓ
６と加減算選択指令信号Ｓ１１と出力パルス有無信号Ｓ
９と出力パルス方向信号Ｓ１０を一義的に出力する（表
１）に示す論理を有する論理回路、５はそれぞれあらか
じめ設定された分周比分母データＤ１と分周比分子デー
タＤ３と第４のデータＤ４と第５のデータＤ５と常に
‘０'の値を持つ第６のデータＤ６を入力しデータ選択
信号Ｓ６によってどれか一つを選択し選択結果データＤ
７を出力するデータセレクタ、６は選択結果データＤ７
とレジスタ保持データＤ８を加減算選択指令信号Ｓ１１
に従って加算又は減算して加減算結果データＤ９を出力
するディジタル加減算器、７はレジスタ保持タイミング
信号Ｓ１２により加減算結果データＤ９を保持しレジス
タ保持データＤ８を出力する加減算データ保持レジスタ
である。
入力ＤＯＷＮパルス信号Ｓ２を入力して一定周期のクロ
ック信号Ｓ１３に同期した入力パルス有無信号Ｓ３と入
力パルス方向信号Ｓ４を出力するパルス入力手段、２は
出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を
入力して前記クロック信号Ｓ１３に同期して出力ＵＰパ
ルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８とレジスタ
保持タイミング信号Ｓ１２を出力するパルス出力手段、
３はそれぞれあらかじめ設定された分周比分母データＤ
１と、第２のデータＤ２を入力しレジスタ保持データＤ
８との比較結果信号Ｓ５を出力するディジタルコンパレ
ータ、４は比較結果信号Ｓ５と入力パルス有無信号Ｓ３
と入力パルス方向信号Ｓ４を入力してデータ選択信号Ｓ
６と加減算選択指令信号Ｓ１１と出力パルス有無信号Ｓ
９と出力パルス方向信号Ｓ１０を一義的に出力する（表
１）に示す論理を有する論理回路、５はそれぞれあらか
じめ設定された分周比分母データＤ１と分周比分子デー
タＤ３と第４のデータＤ４と第５のデータＤ５と常に
‘０'の値を持つ第６のデータＤ６を入力しデータ選択
信号Ｓ６によってどれか一つを選択し選択結果データＤ
７を出力するデータセレクタ、６は選択結果データＤ７
とレジスタ保持データＤ８を加減算選択指令信号Ｓ１１
に従って加算又は減算して加減算結果データＤ９を出力
するディジタル加減算器、７はレジスタ保持タイミング
信号Ｓ１２により加減算結果データＤ９を保持しレジス
タ保持データＤ８を出力する加減算データ保持レジスタ
である。
【００３７】
【表１】
【００３８】以上のように構成されたパルス演算処理装
置について、図２を用いてその動作を説明する。
置について、図２を用いてその動作を説明する。
【００３９】図２はパルス入力手段１に入力ＵＰパルス
信号Ｓ１が入力され、分周比分母データＤ１が‘４'，
分周比分子データＤ３が‘３'の場合の動作を示す図で
ある。なお、第２のデータＤ２，第４のデータＤ４，第
５のデータＤ５には（数５）に示すデータを設定してい
るものとする。
信号Ｓ１が入力され、分周比分母データＤ１が‘４'，
分周比分子データＤ３が‘３'の場合の動作を示す図で
ある。なお、第２のデータＤ２，第４のデータＤ４，第
５のデータＤ５には（数５）に示すデータを設定してい
るものとする。
【００４０】
【数５】
【００４１】まず、レジスタ保持データＤ８の初期状態
を‘０'と考える。パルス入力手段１はクロック信号Ｓ
１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１及
び入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判
断し、その結果に従って入力パルス有無信号Ｓ３と入力
パルス方向信号Ｓ４を更新する。
を‘０'と考える。パルス入力手段１はクロック信号Ｓ
１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１及
び入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判
断し、その結果に従って入力パルス有無信号Ｓ３と入力
パルス方向信号Ｓ４を更新する。
【００４２】ここで、入力ＵＰパルス信号Ｓ１が入力さ
れるまでの状態を考察すると、入力パルス有無信号Ｓ３
と入力パルス方向信号Ｓ４は「入力パルス無」の状態を
示し、比較結果信号Ｓ５は「Ｄ２＜Ｄ８＜Ｄ１」の状態
を示す。従ってデータ選択信号Ｓ６は「Ｄ６を選択せ
よ」の状態となっていてＤ７は‘０'である。
れるまでの状態を考察すると、入力パルス有無信号Ｓ３
と入力パルス方向信号Ｓ４は「入力パルス無」の状態を
示し、比較結果信号Ｓ５は「Ｄ２＜Ｄ８＜Ｄ１」の状態
を示す。従ってデータ選択信号Ｓ６は「Ｄ６を選択せ
よ」の状態となっていてＤ７は‘０'である。
【００４３】Ｄ８は初期状態より‘０'であるため、Ｄ
７とＤ８は加算しても減算しても‘０'である。
７とＤ８は加算しても減算しても‘０'である。
【００４４】加減算データ保持レジスタ７にはクロック
信号Ｓ１３の立ち上がりエッジ毎にレジスタ保持タイミ
ング信号Ｓ１２が入力され、データ更新が行われる。し
かしこの状態では常に‘０'が保持され、Ｄ８に出力さ
れる結果となる。
信号Ｓ１３の立ち上がりエッジ毎にレジスタ保持タイミ
ング信号Ｓ１２が入力され、データ更新が行われる。し
かしこの状態では常に‘０'が保持され、Ｄ８に出力さ
れる結果となる。
【００４５】また、出力パルス有無信号Ｓ９と出力パル
ス方向信号Ｓ１０は「出力するな」の状態となってい
る。
ス方向信号Ｓ１０は「出力するな」の状態となってい
る。
【００４６】次に、入力ＵＰパルス信号Ｓ１が入力され
クロック信号Ｓ１３の立ち上がりエッジに同期して入力
パルス有無信号Ｓ３と入力パルス方向信号Ｓ４が「ＵＰ
方向の入力パルス有」の状態に変化すると、その結果と
して、データ選択信号Ｓ６が「Ｄ３を選択せよ」の状態
に変化し、Ｄ７＝Ｄ３＝‘３'の状態となる。また加減
算選択指令信号Ｓ１１も「加算せよ」の状態に変化す
る。
クロック信号Ｓ１３の立ち上がりエッジに同期して入力
パルス有無信号Ｓ３と入力パルス方向信号Ｓ４が「ＵＰ
方向の入力パルス有」の状態に変化すると、その結果と
して、データ選択信号Ｓ６が「Ｄ３を選択せよ」の状態
に変化し、Ｄ７＝Ｄ３＝‘３'の状態となる。また加減
算選択指令信号Ｓ１１も「加算せよ」の状態に変化す
る。
【００４７】その結果として、Ｄ８にＤ７が加算され、
Ｄ９＝‘３'となる。次に、この状態においてクロック
信号Ｓ１３の次の立ち上がりエッジに同期してレジスタ
保持タイミング信号Ｓ１２が発生すると加減算データ保
持レジスタ７はＤ９を取り込んで保持してＤ８が‘０'
から‘３'に変化する。このＤ８とＤ１，Ｄ２がディジ
タルコンパレータ３によって比較され、その結果、比較
結果信号Ｓ５が「Ｄ２＜Ｄ８＜Ｄ１」の状態を推持す
る。その結果、論理回路４は出力パルス有無信号Ｓ９及
び出力パルス方向信号Ｓ１０を「出力するな」の状態と
する。
Ｄ９＝‘３'となる。次に、この状態においてクロック
信号Ｓ１３の次の立ち上がりエッジに同期してレジスタ
保持タイミング信号Ｓ１２が発生すると加減算データ保
持レジスタ７はＤ９を取り込んで保持してＤ８が‘０'
から‘３'に変化する。このＤ８とＤ１，Ｄ２がディジ
タルコンパレータ３によって比較され、その結果、比較
結果信号Ｓ５が「Ｄ２＜Ｄ８＜Ｄ１」の状態を推持す
る。その結果、論理回路４は出力パルス有無信号Ｓ９及
び出力パルス方向信号Ｓ１０を「出力するな」の状態と
する。
【００４８】一方、同時にクロック信号Ｓ１３の立ち上
がりエッジに同期して入力パルス有無信号Ｓ３及び入力
パルス方向信号Ｓ４も更新され、入力パルス有無信号Ｓ
３及び入力パルス方向信号Ｓ４が「入力パルス無」の状
態となる。その結果、データ選択信号Ｓ６は「Ｄ６を選
択せよ」の状態に変化する。
がりエッジに同期して入力パルス有無信号Ｓ３及び入力
パルス方向信号Ｓ４も更新され、入力パルス有無信号Ｓ
３及び入力パルス方向信号Ｓ４が「入力パルス無」の状
態となる。その結果、データ選択信号Ｓ６は「Ｄ６を選
択せよ」の状態に変化する。
【００４９】次に、クロック信号Ｓ１３のさらに次の立
ち上がりエッジに同期して、出力パルス有無信号Ｓ９と
出力パルス方向信号Ｓ１０がパルス出力手段２に読み込
まれ、パルス出力手段２はそれらが「出力するな」の状
態であるため出力ＵＰパルス信号Ｓ７及び出力ＤＯＷＮ
信号Ｓ８にパルスを出力しない。
ち上がりエッジに同期して、出力パルス有無信号Ｓ９と
出力パルス方向信号Ｓ１０がパルス出力手段２に読み込
まれ、パルス出力手段２はそれらが「出力するな」の状
態であるため出力ＵＰパルス信号Ｓ７及び出力ＤＯＷＮ
信号Ｓ８にパルスを出力しない。
【００５０】以後、次のクロック信号Ｓ１３の立ち上が
りエッジが入力されるまでは、Ｄ８が‘３'，Ｓ５が
「Ｄ２＜Ｄ８＜Ｄ１」の状態を推持する。
りエッジが入力されるまでは、Ｄ８が‘３'，Ｓ５が
「Ｄ２＜Ｄ８＜Ｄ１」の状態を推持する。
【００５１】ここで、前述の入力ＵＰパルスＳ１が入力
されるとクロック信号Ｓ１３の立ち上がりエッジで入力
パルス有無信号Ｓ３及び入力パルス方向信号Ｓ４が「Ｕ
Ｐ方向の入力パルス有」の状態となり、データ選択信号
Ｓ６が「Ｄ３を選択せよ」の状態となり、加減算選択指
令信号Ｓ１１が「加算せよ」の状態となる結果、Ｄ９＝
Ｄ８＋Ｄ７＝‘３'＋‘３'＝‘６'となる。次に、クロ
ック信号Ｓ１３の次の立ち上がりエッジに同期してＤ８
＝‘６'となりその結果、Ｓ５が「Ｄ１≦Ｄ８」となっ
て出力パルス有無信号Ｓ９及び出力パルス方向信号Ｓ１
０が「ＵＰパルスを出力せよ」の状態となる。
されるとクロック信号Ｓ１３の立ち上がりエッジで入力
パルス有無信号Ｓ３及び入力パルス方向信号Ｓ４が「Ｕ
Ｐ方向の入力パルス有」の状態となり、データ選択信号
Ｓ６が「Ｄ３を選択せよ」の状態となり、加減算選択指
令信号Ｓ１１が「加算せよ」の状態となる結果、Ｄ９＝
Ｄ８＋Ｄ７＝‘３'＋‘３'＝‘６'となる。次に、クロ
ック信号Ｓ１３の次の立ち上がりエッジに同期してＤ８
＝‘６'となりその結果、Ｓ５が「Ｄ１≦Ｄ８」となっ
て出力パルス有無信号Ｓ９及び出力パルス方向信号Ｓ１
０が「ＵＰパルスを出力せよ」の状態となる。
【００５２】一方、同時にクロック信号Ｓ１３の立ち上
がりエッジに同期して入力パルス有無信号Ｓ３及び入力
パルス方向信号Ｓ４が「入力パルス無」の状態となる。
その結果、データ選択信号Ｓ６は「Ｄ１を選択せよ」の
状態に変化する。
がりエッジに同期して入力パルス有無信号Ｓ３及び入力
パルス方向信号Ｓ４が「入力パルス無」の状態となる。
その結果、データ選択信号Ｓ６は「Ｄ１を選択せよ」の
状態に変化する。
【００５３】また加減算選択指令信号Ｓ１１も「減算せ
よ」の状態に変化する。その結果として、Ｄ９＝Ｄ８−
Ｄ７＝‘６'−‘４'＝‘２'となる。
よ」の状態に変化する。その結果として、Ｄ９＝Ｄ８−
Ｄ７＝‘６'−‘４'＝‘２'となる。
【００５４】次に、クロック信号Ｓ１３のさらに次の立
ち上がりエッジに同期して出力パルス有無信号Ｓ９及び
出力パルス方向信号Ｓ１０がパルス出力手段２に読み込
まれ出力ＵＰパルス信号Ｓ７が出力される。
ち上がりエッジに同期して出力パルス有無信号Ｓ９及び
出力パルス方向信号Ｓ１０がパルス出力手段２に読み込
まれ出力ＵＰパルス信号Ｓ７が出力される。
【００５５】以後、同様に動作を続行することにより、
入力ＵＰパルス信号Ｓ１と出力ＵＰパルス信号Ｓ７との
間に（数６）の関係が成立する。すなわち、図２から明
らかなように、入力ＵＰパルス信号Ｓ１が４パルス入力
されると、その１番目の入力ＵＰパルスが無視され、結
果的に出力ＵＰパルス信号Ｓ７が３パルス出力される。
入力ＵＰパルス信号Ｓ１と出力ＵＰパルス信号Ｓ７との
間に（数６）の関係が成立する。すなわち、図２から明
らかなように、入力ＵＰパルス信号Ｓ１が４パルス入力
されると、その１番目の入力ＵＰパルスが無視され、結
果的に出力ＵＰパルス信号Ｓ７が３パルス出力される。
【００５６】
【数６】
【００５７】同様に、入力ＤＯＷＮパルス信号Ｓ２を入
力した場合について考察すると、入力ＤＯＷＮパルス信
号Ｓ２と出力ＤＯＷＮパルス信号Ｓ８との間に（数７）
の関係が成立することがわかる。
力した場合について考察すると、入力ＤＯＷＮパルス信
号Ｓ２と出力ＤＯＷＮパルス信号Ｓ８との間に（数７）
の関係が成立することがわかる。
【００５８】
【数７】
【００５９】図３は入力ＵＰパルス信号Ｓ１及び入力Ｄ
ＯＷＮパルス信号Ｓ２を高速で入力した場合の動作を示
す図である。すなわち、図３に示した入力ＤＯＷＮパル
ス信号Ｓ２の４番目〜７番目の４パルスが出力ＤＯＷＮ
パルス信号Ｓ８の３番目〜５ 番目のパルスに対応し、そ
の入力ＤＯＷＮパルス信号Ｓ２の４番目のパルスは無視
され、結果的に入力ＤＯＷＮパルス信号Ｓ２の４パルス
に対して出力ＵＰパルス信号Ｓ８が３パルス出力され
る。なお、以上の説明においてクロック信号Ｓ１３の立
ち上がりエッジをクロック信号Ｓ１３の立ち下がりエッ
ジとしても良いことは言うまでもない。
ＯＷＮパルス信号Ｓ２を高速で入力した場合の動作を示
す図である。すなわち、図３に示した入力ＤＯＷＮパル
ス信号Ｓ２の４番目〜７番目の４パルスが出力ＤＯＷＮ
パルス信号Ｓ８の３番目〜５ 番目のパルスに対応し、そ
の入力ＤＯＷＮパルス信号Ｓ２の４番目のパルスは無視
され、結果的に入力ＤＯＷＮパルス信号Ｓ２の４パルス
に対して出力ＵＰパルス信号Ｓ８が３パルス出力され
る。なお、以上の説明においてクロック信号Ｓ１３の立
ち上がりエッジをクロック信号Ｓ１３の立ち下がりエッ
ジとしても良いことは言うまでもない。
【００６０】以上が本発明による一実施例のパルス演算
処理装置についての動作説明であるが、これを整理し入
力と出力の関係を一般式で示すと（数４）となる。
処理装置についての動作説明であるが、これを整理し入
力と出力の関係を一般式で示すと（数４）となる。
【００６１】以上より、分周比の分母及び分子の両方が
可変できるため分周比を非常にきめこまかく設定でき、
かつ非常に高速で動作し、安価なパルス演算処理装置が
実現できる。
可変できるため分周比を非常にきめこまかく設定でき、
かつ非常に高速で動作し、安価なパルス演算処理装置が
実現できる。
【００６２】
【発明の効果】以上のように本発明は、入力ＵＰパルス
信号と入力ＤＯＷＮパルス信号とを入力して一定周期の
クロック信号に同期した入力パルス有無信号と入力パル
ス方向信号を出力するパルス入力手段と、出力パルス有
無信号と出力パルス方向信号とを入力して前記クロック
信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパル
ス信号とレジスタ保持タイミング信号とを出力するパル
ス出力手段と、それぞれあらかじめ設定された第１のデ
ータである分周比分母データＤ１と第２のデータを入力
し、レジスタ保持データとの比較結果信号を出力するデ
ィジタルコンパレータと、前記比較結果信号と前記入力
パルス有無信号と前記入力パルス方向信号とを入力し
て、データ選択信号と加減算選択指令信号と前記出力パ
ルス有無信号と前記出力パルス方向信号とを一義的に出
力する論理回路と、それぞれあらかじめ設定された前記
第１のデータＤ１と第３のデータである分周比分子デー
タＤ３と第４のデータと第５のデータと常に‘０'の値
を持つ第６のデータとを入力し、前記データ選択信号に
よってどれか一つを選択し、その選択結果データを出力
するデータセレクタと、前記選択結果データと前記レジ
スタ保持データとを前記加減算選択指令信号に従って加
算又は減算して、その加減算結果データを出力するディ
ジタル加減算器と、前記レジスタ保持タイミング信号に
より前記加減算結果データを保持し、前記レジスタ保持
データを出力するデータ保持レジスタとを備えたパルス
演算処理装置であって、 前記入力ＵＰパルス信号と前記
入力ＤＯＷＮパルス信号とを入力し、 前記第１のデータ
Ｄ１及び前記第３のデータＤ３が1以上の整数でかつＤ
１≧Ｄ３とした場合、 前記入力ＵＰパルス信号又は前記
入力ＤＯＷＮパルス信号の少なくとも一方をＤ３／Ｄ１
に分周した信号を出力するように成した構成とすること
により、分周比の分母及び分子の両方が可変できるため
に分周比を非常にきめこまかく設定でき、かつ非常に高
速で動作し、安価なパルス演算処理装置を提供できるも
のである。上記から明らかなように、本発明は、分周比
の分子にも「分周比の分母より大きくならない範囲の１
以上の整数」を自由に設定できる分周機能を備えたパル
ス演算処理装置であり、かつ安価で非常に高速で分周制
御可能なるパルス演算処理装置を提供することができ
る。本発明のパルス演算処理装置を例えばエンコーダに
使用すれば、そのエンコーダを搭載したサーボモータに
おいて従来のパルス演算処理装置を使用したエンコーダ
を搭載したものに比べ、よりきめこまかなステップでの
位置決め制御が可能となる。
信号と入力ＤＯＷＮパルス信号とを入力して一定周期の
クロック信号に同期した入力パルス有無信号と入力パル
ス方向信号を出力するパルス入力手段と、出力パルス有
無信号と出力パルス方向信号とを入力して前記クロック
信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパル
ス信号とレジスタ保持タイミング信号とを出力するパル
ス出力手段と、それぞれあらかじめ設定された第１のデ
ータである分周比分母データＤ１と第２のデータを入力
し、レジスタ保持データとの比較結果信号を出力するデ
ィジタルコンパレータと、前記比較結果信号と前記入力
パルス有無信号と前記入力パルス方向信号とを入力し
て、データ選択信号と加減算選択指令信号と前記出力パ
ルス有無信号と前記出力パルス方向信号とを一義的に出
力する論理回路と、それぞれあらかじめ設定された前記
第１のデータＤ１と第３のデータである分周比分子デー
タＤ３と第４のデータと第５のデータと常に‘０'の値
を持つ第６のデータとを入力し、前記データ選択信号に
よってどれか一つを選択し、その選択結果データを出力
するデータセレクタと、前記選択結果データと前記レジ
スタ保持データとを前記加減算選択指令信号に従って加
算又は減算して、その加減算結果データを出力するディ
ジタル加減算器と、前記レジスタ保持タイミング信号に
より前記加減算結果データを保持し、前記レジスタ保持
データを出力するデータ保持レジスタとを備えたパルス
演算処理装置であって、 前記入力ＵＰパルス信号と前記
入力ＤＯＷＮパルス信号とを入力し、 前記第１のデータ
Ｄ１及び前記第３のデータＤ３が1以上の整数でかつＤ
１≧Ｄ３とした場合、 前記入力ＵＰパルス信号又は前記
入力ＤＯＷＮパルス信号の少なくとも一方をＤ３／Ｄ１
に分周した信号を出力するように成した構成とすること
により、分周比の分母及び分子の両方が可変できるため
に分周比を非常にきめこまかく設定でき、かつ非常に高
速で動作し、安価なパルス演算処理装置を提供できるも
のである。上記から明らかなように、本発明は、分周比
の分子にも「分周比の分母より大きくならない範囲の１
以上の整数」を自由に設定できる分周機能を備えたパル
ス演算処理装置であり、かつ安価で非常に高速で分周制
御可能なるパルス演算処理装置を提供することができ
る。本発明のパルス演算処理装置を例えばエンコーダに
使用すれば、そのエンコーダを搭載したサーボモータに
おいて従来のパルス演算処理装置を使用したエンコーダ
を搭載したものに比べ、よりきめこまかなステップでの
位置決め制御が可能となる。
【図１】本発明の一実施例におけるパルス演算処理装置
の構成を示す図
の構成を示す図
【図２】本発明の一実施例におけるパルス演算処理装置
の動作を示す図
の動作を示す図
【図３】本発明の一実施例におけるパルス演算処理装置
の動作を示す図
の動作を示す図
【図４】従来のパルス演算処理装置の構成を示す図
【図５】従来のパルス演算処理の動作を示す図
【図６】従来のパルス演算処理の動作を示す図
１ パルス入力手段 ２ パルス出力手段 ３，１０ ディジタルコンパレータ ４ 論理回路 ５ データセレクタ ６ ディジタル加減算器 ７ 加減算データ保持レジスタ ８ 入力パルス同期回路 ９ プリセッタブルアップダウンカウンタ １１ 負検出ディジタルコンパレータ １２ タイミングパルス発生回路 Ｄ１ 分周比分母データ Ｄ３ 分周比分子データ Ｄ７ 選択結果データ Ｄ８ レジスタ保持データ Ｄ９ 加減算結果データ Ｄ１０ プリセットデータ Ｓ１ 入力ＵＰパルス信号 Ｓ２ 入力ＤＯＷＮパルス信号 Ｓ３ 入力パルス有無信号 Ｓ４ 入力パルス方向信号 Ｓ５ 比較結果データ Ｓ６ データ選択信号 Ｓ７ 出力ＵＰパルス信号 Ｓ８ 出力ＤＯＷＮパルス信号 Ｓ９ 出力パルス有無信号 Ｓ１０ 出力パルス方向信号 Ｓ１１ 加減算選択指令信号 Ｓ１２ レジスタ保持タイミング信号 Ｓ１３ クロック信号 Ｓ１４ カウントＵＰ信号 Ｓ１５ カウントＤＯＷＮ信号 Ｓ１６，Ｓ１７ 比較結果信号 Ｓ１８ クリア信号 Ｓ１９ プリセット信号 Ａ 「ＵＰ方向の入力パルス有」の状態 Ｂ 「入力パルス無」の状態 Ｃ 「ＤＯＷＮ方向の入力パルス有」の状態 Ｄ 「Ｄ１≦Ｄ８」の状態 Ｅ 「Ｄ２≧Ｄ８」の状態 Ｆ 「Ｄ２＜Ｄ８＜Ｄ１」の状態 Ｇ 「加算せよ」の状態 Ｈ 「減算せよ」の状態 Ｉ 「加算又は減算せよ」の状態 Ｊ 「Ｄ１を選択せよ」の状態 Ｋ 「Ｄ３を選択せよ」の状態 Ｌ 「Ｄ４を選択せよ」の状態 Ｍ 「Ｄ５を選択せよ」の状態 Ｎ 「Ｄ６を選択せよ」の状態 Ｏ 「ＵＰパルスを出力せよ」の状態 Ｐ 「ＤＯＷＮパルスを出力せよ」の状態 Ｑ 「出力するな」の状態
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/18 - 19/40 G05B 19/403 - 19/415 G05B 19/417 - 19/46 G01B 7/00 - 7/34 102 G05D 3/00 - 3/20
Claims (1)
- 【請求項１】 入力ＵＰパルス信号と入力ＤＯＷＮパル
ス信号とを入力して一定周期のクロック信号に同期した
入力パルス有無信号と入力パルス方向信号を出力するパ
ルス入力手段と、 出力パルス有無信号と出力パルス方向信号とを入力して
前記クロック信号に同期して出力ＵＰパルス信号と出力
ＤＯＷＮパルス信号とレジスタ保持タイミング信号とを
出力するパルス出力手段と、 それぞれあらかじめ設定された第１のデータである分周
比分母データＤ１と第２のデータを入力し、レジスタ保
持データとの比較結果信号を出力するディジタルコンパ
レータと、 前記比較結果信号と前記入力パルス有無信号と前記入力
パルス方向信号とを入力して、データ選択信号と加減算
選択指令信号と前記出力パルス有無信号と前記出力パル
ス方向信号とを一義的に出力する論理回路と、 それぞれあらかじめ設定された前記第１のデータＤ１と
第３のデータである分周比分子データＤ３と第４のデー
タと第５のデータと常に‘０'の値を持つ第６のデータ
とを入力し、前記データ選択信号によってどれか一つを
選択し、その選択結果データを出力するデータセレクタ
と、 前記選択結果データと前記レジスタ保持データとを前記
加減算選択指令信号に従って加算又は減算して、その加
減算結果データを出力するディジタル加減算器と、 前記レジスタ保持タイミング信号により前記加減算結果
データを保持し、前記レジスタ保持データを出力するデ
ータ保持レジスタとを備えたパルス演算処理装置であっ
て、 前記入力ＵＰパルス信号と前記入力ＤＯＷＮパルス信号
とを入力し、 前記第１のデータＤ１及び前記第３のデータＤ３が1以
上の整数でかつＤ１≧Ｄ３とした場合、 前記入力ＵＰパルス信号又は前記入力ＤＯＷＮパルス信
号の少なくとも一方を Ｄ３／Ｄ１に分周した信号を出力
する パルス演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287526A JP2964738B2 (ja) | 1991-11-01 | 1991-11-01 | パルス演算処理装置 |
| US07/925,786 US5295173A (en) | 1991-11-01 | 1992-08-07 | Frequency divider for dividing two input pulses |
| GB9222461A GB2261091B (en) | 1991-11-01 | 1992-10-26 | Frequency divider |
| DE4236768A DE4236768C2 (de) | 1991-11-01 | 1992-10-30 | Frequenzteiler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287526A JP2964738B2 (ja) | 1991-11-01 | 1991-11-01 | パルス演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127733A JPH05127733A (ja) | 1993-05-25 |
| JP2964738B2 true JP2964738B2 (ja) | 1999-10-18 |
Family
ID=17718486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287526A Expired - Fee Related JP2964738B2 (ja) | 1991-11-01 | 1991-11-01 | パルス演算処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5295173A (ja) |
| JP (1) | JP2964738B2 (ja) |
| DE (1) | DE4236768C2 (ja) |
| GB (1) | GB2261091B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223959A (ja) * | 1996-02-15 | 1997-08-26 | Sony Corp | 分周回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241408A (en) * | 1979-04-04 | 1980-12-23 | Norlin Industries, Inc. | High resolution fractional divider |
| DE3927967A1 (de) * | 1989-08-24 | 1991-02-28 | Bosch Gmbh Robert | Elektronischer zaehler |
-
1991
- 1991-11-01 JP JP3287526A patent/JP2964738B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-07 US US07/925,786 patent/US5295173A/en not_active Expired - Lifetime
- 1992-10-26 GB GB9222461A patent/GB2261091B/en not_active Expired - Lifetime
- 1992-10-30 DE DE4236768A patent/DE4236768C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5295173A (en) | 1994-03-15 |
| GB2261091B (en) | 1995-06-21 |
| JPH05127733A (ja) | 1993-05-25 |
| GB9222461D0 (en) | 1992-12-09 |
| GB2261091A (en) | 1993-05-05 |
| DE4236768A1 (ja) | 1993-05-06 |
| DE4236768C2 (de) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
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