JP3624690B2 - パルス演算処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＮＣ工作機等のディジタル信号処理装置において方向性を有するパルス信号の周波数およびパルス数を自在に分周制御するパルス演算処理装置に関するものである。
【０００２】
【従来の技術】
近年、より高度化、複雑化するディジタル信号処理装置において、方向性を有するパルス（例えばアップダウンカウンタに入力されるＵＰパルスとＤＯＷＮパルス等）の分周制御を必要とするケースが増加している。
【０００３】
中でもＮＣ工作機等のサーボ制御における位置センサ出力信号の分周制御の場合は、パルス信号周波数が最大１０ＭＨｚ程度と非常に高く、かつ分周による時間遅れが非常に小さいことが要求される。
【０００４】
ＮＣ工作機等のサーボ制御における位置センサーとして一般的に使用されているロータリエンコーダの場合、サーボモータの軸が位置センサーの分解能に相当する角度回転するたびにその回転方向に応じてＵＰパルスまたはＤＯＷＮパルスが出力されるしくみになっている。
【０００５】
このパルスをパルス演算処理装置で分周制御することによって、位置センサの分解能を変化させたのと同様のＵＰパルスおよびＤＯＷＮパルスを得ることができる。以上が、パルス演算処理装置の利用の一例である。
【０００６】
以下に従来のパルス演算処理装置について説明する。
図７において、９は一定周期のクロック信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判断し、入力ＵＰパルス信号Ｓ１が入力された場合にはカウントＵＰパルス信号Ｓ１４を出力し、入力ＤＯＷＮパルス信号Ｓ２が入力された場合にはカウントダウンパルス信号Ｓ１５を出力する入力パルス同期回路である。
【０００７】
１０はカウントＵＰパルス信号Ｓ１４とカウントＤＯＷＮパルス信号Ｓ１５でアップダウンカウント動作を行い、カウント結果データＤ１６を出力するプリセッタブルアップダウンカウンタである。１１はカウント結果データＤ１６とあらかじめ設定された分周比分母データＤ１とを比較し一致したか否かの比較結果信号Ｓ１６を出力するディジタルコンパレータである。
【０００８】
１２はカウント結果データＤ１６が‘−１’以下であるか否かの比較結果信号Ｓ１７を出力する負検出ディジタルコンパレータである。１３は比較結果信号Ｓ１６と比較結果信号Ｓ１７をクロック信号Ｓ１３の立ち下がりエッジ毎にチェックしプリセッタブルアップダウンカウンタのクリア信号Ｓ１８とプリセット信号Ｓ１９を発生するタイミングパルス発生回路である。プリセッタブルアップダウンカウンタのプリセットデータＤ１５は分周比分母データＤ１より１を減じた数があらかじめ設定されている。
【０００９】
以上のように構成されたパルス演算処理装置について、以下その動作について説明する。
【００１０】
図８において、入力パルス同期回路に入力ＵＰパルス信号Ｓ１が入力され、分周比分母データＤ１が‘３’、プリセットデータＤ１５が‘２’の場合の動作を示す図である。入力ＵＰパルス信号Ｓ１はクロック信号Ｓ１３の立ち上がりエッジに同期されてカウントＵＰ信号Ｓ１４としてプリセッタブルアップダウンカウンタ１０に入力される。
【００１１】
その結果、プリセッタブルカウンタ１０はカウントアップ動作を行い、やがてカウント結果データＤ１６と分周比分母データＤ１が等しくなり、比較結果信号Ｓ１６が出力される。
【００１２】
この比較結果信号Ｓ１６が変化するタイミングを考察すると、クロック信号Ｓ１３が立ち上がった結果として、カウントＵＰパルス信号Ｓ１４が発生し、その結果として、プリセッタブルアップダウンカウンタ１０がカウントアップ動作を行い、その結果としてディジタルコンパレータ１１が比較結果信号Ｓ１６を発生する。
【００１３】
従ってクロック信号Ｓ１３の立ち上がりエッジより比較結果信号Ｓ１６が一致を見い出すまでの時間遅れはそれらの素子の遅れ時間に相当し、その遅れ時間はクロック信号Ｓ１３の立ち上がりエッジから立ち下がりエッジまでの時間より小さく設計される。
【００１４】
比較結果信号Ｓ１６はタイミングパルス発生回路１３でクロック信号Ｓ１３の立ち下がりエッジ毎にチェックされ、比較結果信号Ｓ１６が一致している状態を示している場合にクリア信号Ｓ１８を発生する。
【００１５】
このクリア信号Ｓ１８が発生する前後の動作を考察すると、クロック信号Ｓ１３の立ち下がりエッジに同期してクリア信号Ｓ１８が発生すると、その結果としてカウント結果データＤ１６は’０’となり、その結果として比較結果信号Ｓ１６は一致していない状態を示す。
【００１６】
ここでクリア信号Ｓ１８のパルス幅は、プリセッタブルアップダウンカウンタ１０のクリア動作に必要なパルス幅以上を確保し、かつクロック信号Ｓ１３の立ち下がりエッジより立ち上がりエッジまでの時間よりも十分小さい幅となるように設計されている。従って次のカウントＵＰパルス信号Ｓ１４が入力されるとプリセッタブルアップダウンカウンタ１０はカウントアップ動作を開始して以後同様の動作が続行される。
【００１７】
ここで入力ＵＰパルス信号Ｓ１とクリア信号Ｓ１８の間に数式１の関係が成り立っていることがわかる。よってこのクリア信号Ｓ１８を出力ＵＰパルス信号Ｓ７として出力するように構成されている。
【００１８】
（数式１）
ｆｏｕ＝ｆｉｕ／Ｄ１
ただし、ｆｏｕ＝出力ＵＰパルス信号Ｓ７の周波数
ｆｉｕ＝入力ＵＰパルス信号Ｓ１の周波数
Ｄ１＝分周比分母データ
以上のように非常に高速で正確にカウントＵＰパルス信号を分周制御できることがわかる。
【００１９】
次に、入力ＤＯＷＮパルスＳ２が入力された場合の動作について説明する。
図９は従来のパルス演算処理装置において入力パルス同期回路に入力ＤＯＷＮパルス信号Ｓ２が入力され、分周比分母データＤ１が‘３’、プリセットデータＤ１５が‘２’の場合の動作を示す図である。
【００２０】
前述の図８の説明によりこの動作も容易に理解できるため、詳細な説明は省略するが、負検出ディジタルコンパレータ１２の比較結果信号Ｓ１７が一致している状態を示すとプリセット信号Ｓ１９が発生し、プリセッタブルアップダウンカウンタ１０にプリセットデータＤ１５がプリセットされる点が特に異なる。
【００２１】
ここで入力ＤＯＷＮパルス信号Ｓ２とプリセット信号Ｓ１９の間に数式２の関係が成り立っていることがわかる。
【００２２】
（数式２）
ｆｏｄ＝ｆｉｄ／Ｄ１
ただし、ｆｏｄ＝出力ＤＯＷＮパルス信号Ｓ８の周波数
ｆｉｄ＝入力ＤＯＷＮパルス信号Ｓ２の周波数
Ｄ１＝分周比分母データ
よってこのプリセット信号Ｓ１９を出力ＤＯＷＮパルス信号Ｓ８として出力するように構成されている。
【００２３】
以上が従来のパルス演算装置についての動作説明であるが、これを整理し入力と出力の関係を一般式で示すと数式３となる。
【００２４】
（数式３）
ｆｏｕｔ＝ｆｉｎ／Ｄ１
ただし、ｆｏｕｔ＝パルス演算処理装置の出力パルス周波数
ｆｉｎ＝パルス演算処理装置の入力パルス周波数
Ｄ１＝分周比分母データ
【００２５】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、分周比の分母は１以上の整数の範囲で自由に可変できるが、分周比の分子は１しか選べない。
【００２６】
従って分周比は、「整数分の１」しか設定できないという大きな制約を本質的に有している。
【００２７】
本発明は上記従来の課題を解決するもので、分周比の分子にも「分周比の分母より大きくならない範囲の１以上の整数」を自由に設定でき、かつ安価で非常に高速で分周制御可能なパルス演算処理装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために本発明は、入力ＵＰパルス信号と入力ＤＯＷＮパ
ルス信号を入力して一定周期のクロック信号に同期した入力パルス有無信号と入力パルス方向信号を出力するパルス入力手段と、出力パルス有無信号と出力パルス方向信号を入力して前記クロック信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号とレジスタ保持タイミング信号を出力するパルス出力手段と、それぞれあらかじめ設定された第１のデータと、第２のデータを入力しレジスタ保持データとの比較結果信号を出力するディジタルコンパレータと、前記比較結果信号と前記入力パルス有無信号と前記入力パルス方向信号を入力してデータ選択信号と加減算選択指令信号と前記出力パルス有無信号と前記出力パルス方向信号を一義的に出力する論理回路と、それぞれあらかじめ設定された前記第１のデータと第３のデータと第４のデータと第５のデータと常に‘０’の値を持つ第６のデータを入力し前記データ選択信号によってどれか一つを選択し選択結果データを出力するデータセレクタと、前記選択結果データと前記レジスタ保持データを前記加減算選択指令信号に従って加算または減算して加減算結果データを出力するディジタル加減算器と、それぞれあらかじめ設定された第１０のデータと第１１のデータを前記入力ＵＰパルス信号と入力ＤＯＷＮパルス信号により選択し演算初期値データを出力する初期値設定手段と、前記演算初期値データをレジスタ初期値とし、前記レジスタ保持タイミング信号により前記加減算結果データを保持し前記レジスタ保持データを出力するデータ保持レジスタを備えたものである。
【００２９】
上記手段によって、入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮ信号Ｓ２を入力することにより数式４に示すような出力ＵＰパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８を得ることができる。
【００３０】
（数式４）
ｆｏｕｔ＝ｆｉｎ×Ｄ３／Ｄ１
ただし、ｆｏｕｔ＝パルス演算処理装置の出力パルス周波数
ｆｉｎ＝パルス演算処理装置の入力パルス周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
すなわち従来のパルス演算処理装置においては分周比が「整数分の１」しか設定できなかったのに対し、本発明によるパルス演算処理装置においては分周比の分子および分母の両方が可変でき、分周比を非常にきめこまかく設定することができる。
【００３１】
【発明の実施の形態】
上記の課題を解決するために本発明は、入力ＵＰパルス信号と入力ＤＯＷＮパルス信号を入力して一定周期のクロック信号に同期した入力パルス有無信号と入力パルス方向信号を出力するパルス入力手段と、出力パルス有無信号と出力パルス方向信号を入力して前記クロック信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号とレジスタ保持タイミング信号を出力するパルス出力手段と、それぞれあらかじめ設定された第１のデータと、第２のデータを入力しレジスタ保持データとの比較結果信号を出力するディジタルコンパレータと、前記比較結果信号と前記入力パルス有無信号と前記入力パルス方向信号を入力してデータ選択信号と加減算選択指令信号と前記出力パルス有無信号と前記出力パルス方向信号を一義的に出力する論理回路と、それぞれあらかじめ設定された前記第１のデータと第３のデータと第４のデータと第５のデータと常に’０’の値を持つ第６のデータを入力し前記データ選択信号によってどれか一つを選択し選択結果データを出力するデータセレクタと、前記選択結果データと前記レジスタ保持データを前記加減算選択指令信号に従って加算または減算して加減算結果データを出力するディジタル加減算器と、それぞれあらかじめ設定された第１０のデータと第１１のデータを前記入力ＵＰパルス信号と入力ＤＯＷＮパルス信号により選択し演算初期値データを出力する初期値設定手段と、前記演算初期値データをレジスタ初期値とし、前記レジスタ保持タイミング信号により前記加減算結果データを保持し前記レジスタ保持データを出力するデータ保持レジスタを備えたパルス演算処理装置である。
【００３２】
また、それぞれあらかじめ設定される第１０のデータと第１１のデータの一方のデータを‘０’とし、もう一方のデータを第１のデータから第３のデータを減算した値としたパルス演算処理装置である。
【００３３】
このように、パルス分周比の分子および分母の両方が可変でき、分周比を非常にきめこまかく設定することができる。
【００３４】
また、入力ＵＰパルス信号でパルス分周をスタートとした場合と入力ＤＯＷＮパルス信号でパルス分周をスタートとした場合とのパルス出力の出力パターンの整合性をとることができる。
【００３５】
【実施例】
以下本発明の実施例について、図面を参照して説明する。
【００３６】
（実施例１）
図１において、１は入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２を入力して一定周期のクロック信号Ｓ１３に同期した入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を出力するパルス入力手段、２は出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を入力して前記クロック信号Ｓ１３に同期して出力ＵＰパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８とレジスタ保持タイミング信号Ｓ１２を出力するパルス出力手段、３はそれぞれあらかじめ設定された第一のデータである分周比分母データＤ１と、第２のデータＤ２を入力しレジスタ保持データＤ８との比較結果信号Ｓ５を出力するディジタルコンパレータ、４は比較結果信号Ｓ５と入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を入力してデータ選択信号Ｓ６と加減算選択指令信号Ｓ１１と出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を一義的に出力する表１に示す論理を有する論理回路、５はそれぞれあらかじめ設定された分周比分母データＤ１と第三のデータである分周比分子データＤ３と第４のデータＤ４と第５のデータＤ５と常に‘０’の値を持つ第６のデータＤ６を入力しデータ選択信号Ｓ６によってどれか一つを選択し選択結果データＤ７を出力するデータセレクタ、６は選択結果データＤ７とレジスタ保持データＤ８を加減算選択指令信号Ｓ１１に従って加算または減算して加減算結果データＤ９を出力するディジタル加減算器、７は演算初期値データＤ１２をレジスタ初期値としレジスタ保持タイミング信号Ｓ１２により加減算結果データＤ９を保持しレジスタ保持データＤ８を出力する加減算データ保持レジスタ、８はそれぞれあらかじめ設定された第１０のデータＤ１０と第１１のデータＤ１１を入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２により選択し演算初期値データＤ１２を出力する初期値設定手段である。
【００３７】
【表１】
【００３８】
図２は、図１に示す構成のＵＰパルスまたはＤＯＷＮパルスの入力からＵＰパルスまたはＤＯＷＮパルスの出力までの演算処理の概念を示すものである。
【００３９】
以上のように構成されたパルス演算処理装置について、図３を用いてその動作を説明する。
【００４０】
図３はパルス入力手段１に入力ＵＰパルス信号Ｓ１が入力され、分周比分母データＤ１が‘４’、分周比分子データＤ３が‘３’の場合の動作を示す図である。なお、第２のデータＤ２，第４のデータＤ４，第５のデータＤ５には数式５に示すデータを設定しているものとする。
【００４１】
（数式５）
Ｄ１＝分周比分母データ
Ｄ２＝０
Ｄ３＝分周比分子データ
Ｄ４＝Ｄ３＋Ｄ１
Ｄ５＝Ｄ３−Ｄ１
Ｄ６＝常に’０’
ただしＤ１≧Ｄ３
まず、レジスタ保持データＤ８の初期状態を‘０’と考える。パルス入力手段１はクロック信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判断し、その結果に従って入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を更新する。
【００４２】
ここで、入力ＵＰパルス信号Ｓ１が入力されるまでの状態を考察すると、入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４は「入力パルス無」の状態‘Ｂ’を示し、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を示す。従ってこのＳ３，Ｓ４およびＳ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’，出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’，加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’となり、その結果としてＤ７には‘０’が出力される。
【００４３】
Ｄ８は初期状態より‘０’であるため、Ｄ７とＤ８は加算しても減算しても加減算結果データＤ９は‘０’である。
【００４４】
加減算データ保持レジスタ７にはクロック信号Ｓ１３の立ち上がりエッジ毎にレジスタ保持タイミング信号Ｓ１２が入力され、加減算結果データが取り込まれデータ更新が行われる。しかしこの状態では常に‘０’が保持され、Ｄ８には‘０’が出力される結果となる。
【００４５】
次に、入力ＵＰパルス信号Ｓ１が入力されクロック信号Ｓ１３の立ち上がりエッジ（図３のｉ点）に同期して入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４が「ＵＰ方向の入力パルス有」の状態‘Ａ’に変化すると、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持しているため、Ｓ３，Ｓ４，Ｓ５により論理回路４は表１に従いデータ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０を「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝Ｄ３＝‘３’の状態となり、またその結果として、Ｄ８にＤ７が加算され、Ｄ９＝‘３’となる。以上が図２の信号処理経路（イ），（ヘ）である。
【００４６】
次に、この状態においてクロック信号Ｓ１３の次の立ち上がりエッジ（図３のｊ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はＤ９を取り込んで保持してＤ８が‘０’から‘３’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持する。
【００４７】
また、同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４も更新され、入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’となる。
【００４８】
このＳ３，Ｓ４の状態および前記Ｓ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’に変化する。その結果、Ｄ７＝‘０’の状態となり、またその結果として、Ｄ８にＤ７が加算され、Ｄ９＝‘３’となる。以上が図２の信号処理経路（ハ），（ヘ）である。
【００４９】
ここで出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０はクロック信号Ｓ１３の立ち上がりエッジに同期してパルス出力手段２に読み込まれ、Ｓ９，Ｓ１０の状態により出力ＵＰパルス信号Ｓ７および出力ＤＯＷＮパルス信号Ｓ８の出力を行う。今の状態はＳ９，Ｓ１０が「出力するな」の状態‘Ｑ’にあるためパルスは出力しない。
【００５０】
以後、次の入力ＵＰパルス信号Ｓ１が入力されるまでは、Ｄ８が‘３’、Ｓ５が「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’、Ｓ９，Ｓ１０は「出力するな」の状態‘Ｑ’を維持する。
【００５１】
次の入力ＵＰパルスＳ１が入力されるとクロック信号Ｓ１３の立ち上がりエッジ（図３のｋ点）で入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「ＵＰ方向の入力パルス有」の状態‘Ａ’となる。このＳ３，Ｓ４の状態および前記Ｓ５の状態より論理回路４は（表１）により、データ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’となり、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝‘３’の状態となり、またその結果として、Ｄ９＝Ｄ８＋Ｄ７＝‘３’＋‘３’＝‘６’となる。以上が図２の信号処理経路（イ），（ヘ）である。
【００５２】
次に、クロック信号Ｓ１３の次の立ち上がりエッジ（図３のｌ点）に同期してＤ８＝‘６’となるとその結果Ｓ５が「Ｄ２≦Ｄ８」，「Ｄ１≦Ｄ８」の状態‘Ｄ’となる。同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’となり、このＳ３，Ｓ４および前記Ｓ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ１を選択せよ」の状態‘Ｊ’となり、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「ＵＰパルスを出力せよ」の状態‘Ｏ’となり、加減算選択指令信号Ｓ１１は「減算せよ」の状態‘Ｈ’に変化する。その結果、Ｄ７＝‘４’となり、Ｄ９＝Ｄ８−Ｄ７＝‘６’−‘４’＝‘２’となる。以上が図２の信号処理経路（ハ），（ニ）である。
【００５３】
次に、クロック信号Ｓ１３のさらに次の立ち上がりエッジ（図３のｍ点）に同期して出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０がパルス出力手段２に読み込まれると出力ＵＰパルス信号Ｓ７が出力される。
【００５４】
以後、同様に動作を続行することにより、入力ＵＰパルス信号Ｓ１を４パルス入力すると出力ＵＰパルス信号Ｓ７が３パルス出力される動作となり、入力ＵＰパルス信号Ｓ１と出力ＵＰパルス信号Ｓ７との間に数式６の関係が成立する。
【００５５】
（数式６）
ｆｏｕ＝ｆｉｕ×Ｄ３／Ｄ１
ただし、ｆｏｕ＝出力ＵＰパルス信号Ｓ７の周波数
ｆｉｕ＝入力ＵＰパルス信号Ｓ１の周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
同様に、入力ＤＯＷＮパルス信号Ｓ２を入力した場合について考察すると、入力ＤＯＷＮパルス信号Ｓ２と出力ＤＯＷＮパルス信号Ｓ８との間に数式７の関係が成立することがわかる。
【００５６】
（数式７）
ｆｏｄ＝ｆｉｄ×Ｄ３／Ｄ１
ただし、ｆｏｄ＝出力ＤＯＷＮパルス信号Ｓ８の周波数
ｆｉｄ＝入力ＤＯＷＮパルス信号Ｓ２の周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
図４は入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮパルス信号Ｓ２を高速で入力した場合の動作を示す図である。なお、以上の説明においてクロック信号Ｓ１３の立ち上がりエッジをクロック信号Ｓ１３の立ち下がりエッジとしても良いことは言うまでもない。
【００５７】
以上が本発明による実施例１のパルス演算処理装置についての動作説明であるが、これを整理し入力と出力の関係を一般式で示すと数式４となる。
【００５８】
（実施例２）
図５，図６は図１における初期値設定手段８を用いた実施例の動作を示す図である。
【００５９】
図５は、パルス演算処理装置への入力信号として取り扱われるロータリエンコーダの出力信号に対して実施例１で説明した分周比分母データＤ１が‘４’、分周比分子データＤ３が‘３’の場合のパルス演算処理実施例である。
【００６０】
ロータリエンコーダからの出力信号は、１回転３６０°で所定のパルス数を出力する２相パルス列Ａ相，Ｂ相と１パルスを出力するＺ相とで構成され、エンコーダ軸がＣＷ回転（時計方向回転）時には図５（ａ）の信号、ＣＣＷ回転（反時計方向回転）時には図（ｂ）の信号が出力される。
【００６１】
Ａ相，Ｂ相の各信号エッジと回転方向により入力ＵＰパルス信号Ｓ１または入力ＤＯＷＮパルス信号Ｓ２が発生すると前記パルス演算処理により出力ＵＰパルス信号Ｓ７または出力ＤＯＷＮパルス信号Ｓ８が図５のように得られる。
【００６２】
ここで注目すべき点は、図５のＸ点を基点にＵＰパルス信号Ｓ１でパルス演算をスタートしたときの出力ＵＰパルス信号Ｓ７の出力パターンと，Ｘ点を基点にＤＯＷＮパルス信号Ｓ２でパルス演算をスタートしたときの出力ＤＯＷＮパルス信号Ｓ８の出力パターンとの整合性、すなわち図５中のパルス番号０，１，２…ｎ−１までのＵＰパルスＳ１またはＤＯＷＮパルスＳ２に対して同じパルス番号の位置でパルス出力がされることが重要である。もしこの整合性が取れていない場合、回転方向によりパルス出力位置のずれが発生する。
【００６３】
図６は、本発明における初期値設定手段８を用いて上記パルス出力の整合性を実現する実施例の動作を示す図であり、第２のデータＤ２，第４のデータＤ４，第５のデータＤ５および第１０のデータＤ１０，第１１のデータＤ１１には数式８に示すデータを設定しているものとする。
【００６４】
（数式８）
Ｄ１＝分周比分母データ
Ｄ２＝０
Ｄ３＝分周比分子データ
Ｄ４＝Ｄ３＋Ｄ１
Ｄ５＝Ｄ３−Ｄ１
Ｄ６＝常に‘０’
Ｄ１０＝０（パルス演算スタートがＵＰパルス入力の場合の初期値）
Ｄ１１＝Ｄ１−Ｄ３（パルス演算スタートがＤＯＷＮパルス入力の場合の初期値）
ただしＤ１≧Ｄ３
図５における（ａ）ＣＷ回転時の動作例については図３と同様のため省略し、（ｂ）ＣＣＷ回転時の動作について図６により説明する。
【００６５】
まず、入力ＤＯＷＮパルス信号Ｓ２が入力されるまでの状態を考察すると、入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４は「入力パルス無」の状態‘Ｂ’を示し、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を示す。従ってＳ３，Ｓ４，Ｓ５より論理回路４は表１に従いデータ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’となり、出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’、加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’となり、その結果Ｄ７は‘０’、Ｄ８は初期状態より‘０’であるため、Ｄ７とＤ８は加算しても減算しても加減算結果データＤ９は‘０’である。
【００６６】
次に、入力ＤＯＷＮパルス信号Ｓ２が入力されると初期値設定手段８はＳ２が入力されたことを検出し、第１１のデータＤ１１即ちＤ１−Ｄ３＝‘４’−‘３’＝‘１’を選択し、演算初期値データＤ１２に‘１’を出力する。
【００６７】
次に、この状態においてクロック信号Ｓ１３の立ち上がりエッジ（図６のｉ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はレジスタ初期値として演算初期値データＤ１２即ち‘１’を取り込んで保持しＤ８が‘０’から‘１’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５が「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持する。
【００６８】
同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が更新され「ＤＯＷＮ方向の入力パルス有」の状態‘Ｃ’に変化すると、Ｓ３，Ｓ４，Ｓ５より論理回路４は（表１）に従いデータ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０を「出力するな」の状態‘Ｑ’、加減算選択指令信号Ｓ１１は「減算せよ」の状態‘Ｈ’に変化する。その結果 Ｄ７＝Ｄ３＝‘３’となり、Ｄ８にＤ７が減算され、Ｄ９＝Ｄ８−Ｄ７＝‘１’−‘３’＝‘−２’となる。以上が図２の信号処理経路（ロ），（ヘ）である。
【００６９】
次に、この状態においてクロック信号Ｓ１３の次の立ち上がりエッジ（図６のｊ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はＤ９を取り込んで保持しＤ８が‘１’から‘−２’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５が「Ｄ８＜Ｄ２」，「Ｄ８＜Ｄ１」の状態‘Ｅ’となる。
【００７０】
同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’に変化すると、Ｓ３，Ｓ４，Ｓ５より論理回路４は（表１）に従いデータ選択信号Ｓ６は「Ｄ１を選択せよ」の状態‘Ｊ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０が「ＤＯＷＮパルスを出力せよ」の状態‘Ｐ’、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝Ｄ１＝‘４’となりＤ９＝Ｄ８＋Ｄ７＝‘−２’＋‘４’＝‘２’となる。以上が図２の信号処理経路（ハ），（ホ）である。
【００７１】
次に、クロック信号Ｓ１３のさらに次の立ち上がりエッジ（図６のｋ点）に同期して出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０がパルス出力手段２に読み込まれ出力ＵＰパルス信号Ｓ７が出力される。
【００７２】
以後、同様に動作を続行することにより、図５（ｂ）に示す動作となる。
以上より、分周比の分母および分子の両方が可変できるため分周比を非常にきめこまかく設定でき、また、ＣＷ回転およびＣＣＷ回転時のパルス演算処理パターンの出力パターンの整合性も確保でき、非常に高速で動作し、安価なパルス演算処理装置が実現できる。
【００７３】
【発明の効果】
上記の実施例から明らかなように本発明は、分周比の分母および分子の両方が可変できるために分周比を非常にきめこまかく設定でき、回転方向によるパルス演算処理の整合性も満足でき、かつ非常に高速で動作し、安価なパルス演算処理装置を提供できるものである。
【図面の簡単な説明】
【図１】本発明の実施例１におけるパルス演算処理装置の構成図
【図２】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図３】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図４】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図５】本発明の実施例２におけるパルス演算処理装置の動作説明図
【図６】本発明の実施例２におけるパルス演算処理装置の説明動作図
【図７】従来のパルス演算処理装置の動作説明図
【図８】従来のパルス演算処理装置の動作説明図
【図９】従来のパルス演算処理装置の動作説明図
【符号の説明】
１ パルス入力手段
２ パルス出力手段
３ ディジタルコンパレータ
４ 論理回路
５ データセレクタ
６ ディジタル加算器
７ 加減算データ保持レジスタ
８ 初期値設定手段
９ 入力パルス同期回路
Ｄ１ 第１のデータ（分周比分母データ）
Ｄ２ 第２のデータ
Ｄ３ 第３のデータ（分周比分子データ）
Ｄ４ 第４のデータ
Ｄ５ 第５のデータ
Ｄ６ 第６のデータ
Ｄ７ 選択結果データ
Ｄ８ レジスタ保持データ
Ｄ９ 加減算結果データ
Ｄ１０ 第１０のデータ
Ｄ１１ 第１１のデータ
Ｄ１２ 演算初期値データ
Ｓ１ 入力ＵＰパルス信号
Ｓ２ 入力ＤＯＷＮパルス信号
Ｓ３ 入力パルス有無信号
Ｓ４ 入力パルス方向信号
Ｓ５ 比較結果信号
Ｓ６ データ選択信号
Ｓ７ 出力ＵＰパルス信号
Ｓ８ 出力ＤＯＷＮパルス信号
Ｓ９ 出力パルス有無信号
【発明の属する技術分野】
本発明は、ＮＣ工作機等のディジタル信号処理装置において方向性を有するパルス信号の周波数およびパルス数を自在に分周制御するパルス演算処理装置に関するものである。
【０００２】
【従来の技術】
近年、より高度化、複雑化するディジタル信号処理装置において、方向性を有するパルス（例えばアップダウンカウンタに入力されるＵＰパルスとＤＯＷＮパルス等）の分周制御を必要とするケースが増加している。
【０００３】
中でもＮＣ工作機等のサーボ制御における位置センサ出力信号の分周制御の場合は、パルス信号周波数が最大１０ＭＨｚ程度と非常に高く、かつ分周による時間遅れが非常に小さいことが要求される。
【０００４】
ＮＣ工作機等のサーボ制御における位置センサーとして一般的に使用されているロータリエンコーダの場合、サーボモータの軸が位置センサーの分解能に相当する角度回転するたびにその回転方向に応じてＵＰパルスまたはＤＯＷＮパルスが出力されるしくみになっている。
【０００５】
このパルスをパルス演算処理装置で分周制御することによって、位置センサの分解能を変化させたのと同様のＵＰパルスおよびＤＯＷＮパルスを得ることができる。以上が、パルス演算処理装置の利用の一例である。
【０００６】
以下に従来のパルス演算処理装置について説明する。
図７において、９は一定周期のクロック信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判断し、入力ＵＰパルス信号Ｓ１が入力された場合にはカウントＵＰパルス信号Ｓ１４を出力し、入力ＤＯＷＮパルス信号Ｓ２が入力された場合にはカウントダウンパルス信号Ｓ１５を出力する入力パルス同期回路である。
【０００７】
１０はカウントＵＰパルス信号Ｓ１４とカウントＤＯＷＮパルス信号Ｓ１５でアップダウンカウント動作を行い、カウント結果データＤ１６を出力するプリセッタブルアップダウンカウンタである。１１はカウント結果データＤ１６とあらかじめ設定された分周比分母データＤ１とを比較し一致したか否かの比較結果信号Ｓ１６を出力するディジタルコンパレータである。
【０００８】
１２はカウント結果データＤ１６が‘−１’以下であるか否かの比較結果信号Ｓ１７を出力する負検出ディジタルコンパレータである。１３は比較結果信号Ｓ１６と比較結果信号Ｓ１７をクロック信号Ｓ１３の立ち下がりエッジ毎にチェックしプリセッタブルアップダウンカウンタのクリア信号Ｓ１８とプリセット信号Ｓ１９を発生するタイミングパルス発生回路である。プリセッタブルアップダウンカウンタのプリセットデータＤ１５は分周比分母データＤ１より１を減じた数があらかじめ設定されている。
【０００９】
以上のように構成されたパルス演算処理装置について、以下その動作について説明する。
【００１０】
図８において、入力パルス同期回路に入力ＵＰパルス信号Ｓ１が入力され、分周比分母データＤ１が‘３’、プリセットデータＤ１５が‘２’の場合の動作を示す図である。入力ＵＰパルス信号Ｓ１はクロック信号Ｓ１３の立ち上がりエッジに同期されてカウントＵＰ信号Ｓ１４としてプリセッタブルアップダウンカウンタ１０に入力される。
【００１１】
その結果、プリセッタブルカウンタ１０はカウントアップ動作を行い、やがてカウント結果データＤ１６と分周比分母データＤ１が等しくなり、比較結果信号Ｓ１６が出力される。
【００１２】
この比較結果信号Ｓ１６が変化するタイミングを考察すると、クロック信号Ｓ１３が立ち上がった結果として、カウントＵＰパルス信号Ｓ１４が発生し、その結果として、プリセッタブルアップダウンカウンタ１０がカウントアップ動作を行い、その結果としてディジタルコンパレータ１１が比較結果信号Ｓ１６を発生する。
【００１３】
従ってクロック信号Ｓ１３の立ち上がりエッジより比較結果信号Ｓ１６が一致を見い出すまでの時間遅れはそれらの素子の遅れ時間に相当し、その遅れ時間はクロック信号Ｓ１３の立ち上がりエッジから立ち下がりエッジまでの時間より小さく設計される。
【００１４】
比較結果信号Ｓ１６はタイミングパルス発生回路１３でクロック信号Ｓ１３の立ち下がりエッジ毎にチェックされ、比較結果信号Ｓ１６が一致している状態を示している場合にクリア信号Ｓ１８を発生する。
【００１５】
このクリア信号Ｓ１８が発生する前後の動作を考察すると、クロック信号Ｓ１３の立ち下がりエッジに同期してクリア信号Ｓ１８が発生すると、その結果としてカウント結果データＤ１６は’０’となり、その結果として比較結果信号Ｓ１６は一致していない状態を示す。
【００１６】
ここでクリア信号Ｓ１８のパルス幅は、プリセッタブルアップダウンカウンタ１０のクリア動作に必要なパルス幅以上を確保し、かつクロック信号Ｓ１３の立ち下がりエッジより立ち上がりエッジまでの時間よりも十分小さい幅となるように設計されている。従って次のカウントＵＰパルス信号Ｓ１４が入力されるとプリセッタブルアップダウンカウンタ１０はカウントアップ動作を開始して以後同様の動作が続行される。
【００１７】
ここで入力ＵＰパルス信号Ｓ１とクリア信号Ｓ１８の間に数式１の関係が成り立っていることがわかる。よってこのクリア信号Ｓ１８を出力ＵＰパルス信号Ｓ７として出力するように構成されている。
【００１８】
（数式１）
ｆｏｕ＝ｆｉｕ／Ｄ１
ただし、ｆｏｕ＝出力ＵＰパルス信号Ｓ７の周波数
ｆｉｕ＝入力ＵＰパルス信号Ｓ１の周波数
Ｄ１＝分周比分母データ
以上のように非常に高速で正確にカウントＵＰパルス信号を分周制御できることがわかる。
【００１９】
次に、入力ＤＯＷＮパルスＳ２が入力された場合の動作について説明する。
図９は従来のパルス演算処理装置において入力パルス同期回路に入力ＤＯＷＮパルス信号Ｓ２が入力され、分周比分母データＤ１が‘３’、プリセットデータＤ１５が‘２’の場合の動作を示す図である。
【００２０】
前述の図８の説明によりこの動作も容易に理解できるため、詳細な説明は省略するが、負検出ディジタルコンパレータ１２の比較結果信号Ｓ１７が一致している状態を示すとプリセット信号Ｓ１９が発生し、プリセッタブルアップダウンカウンタ１０にプリセットデータＤ１５がプリセットされる点が特に異なる。
【００２１】
ここで入力ＤＯＷＮパルス信号Ｓ２とプリセット信号Ｓ１９の間に数式２の関係が成り立っていることがわかる。
【００２２】
（数式２）
ｆｏｄ＝ｆｉｄ／Ｄ１
ただし、ｆｏｄ＝出力ＤＯＷＮパルス信号Ｓ８の周波数
ｆｉｄ＝入力ＤＯＷＮパルス信号Ｓ２の周波数
Ｄ１＝分周比分母データ
よってこのプリセット信号Ｓ１９を出力ＤＯＷＮパルス信号Ｓ８として出力するように構成されている。
【００２３】
以上が従来のパルス演算装置についての動作説明であるが、これを整理し入力と出力の関係を一般式で示すと数式３となる。
【００２４】
（数式３）
ｆｏｕｔ＝ｆｉｎ／Ｄ１
ただし、ｆｏｕｔ＝パルス演算処理装置の出力パルス周波数
ｆｉｎ＝パルス演算処理装置の入力パルス周波数
Ｄ１＝分周比分母データ
【００２５】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、分周比の分母は１以上の整数の範囲で自由に可変できるが、分周比の分子は１しか選べない。
【００２６】
従って分周比は、「整数分の１」しか設定できないという大きな制約を本質的に有している。
【００２７】
本発明は上記従来の課題を解決するもので、分周比の分子にも「分周比の分母より大きくならない範囲の１以上の整数」を自由に設定でき、かつ安価で非常に高速で分周制御可能なパルス演算処理装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために本発明は、入力ＵＰパルス信号と入力ＤＯＷＮパ
ルス信号を入力して一定周期のクロック信号に同期した入力パルス有無信号と入力パルス方向信号を出力するパルス入力手段と、出力パルス有無信号と出力パルス方向信号を入力して前記クロック信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号とレジスタ保持タイミング信号を出力するパルス出力手段と、それぞれあらかじめ設定された第１のデータと、第２のデータを入力しレジスタ保持データとの比較結果信号を出力するディジタルコンパレータと、前記比較結果信号と前記入力パルス有無信号と前記入力パルス方向信号を入力してデータ選択信号と加減算選択指令信号と前記出力パルス有無信号と前記出力パルス方向信号を一義的に出力する論理回路と、それぞれあらかじめ設定された前記第１のデータと第３のデータと第４のデータと第５のデータと常に‘０’の値を持つ第６のデータを入力し前記データ選択信号によってどれか一つを選択し選択結果データを出力するデータセレクタと、前記選択結果データと前記レジスタ保持データを前記加減算選択指令信号に従って加算または減算して加減算結果データを出力するディジタル加減算器と、それぞれあらかじめ設定された第１０のデータと第１１のデータを前記入力ＵＰパルス信号と入力ＤＯＷＮパルス信号により選択し演算初期値データを出力する初期値設定手段と、前記演算初期値データをレジスタ初期値とし、前記レジスタ保持タイミング信号により前記加減算結果データを保持し前記レジスタ保持データを出力するデータ保持レジスタを備えたものである。
【００２９】
上記手段によって、入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮ信号Ｓ２を入力することにより数式４に示すような出力ＵＰパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８を得ることができる。
【００３０】
（数式４）
ｆｏｕｔ＝ｆｉｎ×Ｄ３／Ｄ１
ただし、ｆｏｕｔ＝パルス演算処理装置の出力パルス周波数
ｆｉｎ＝パルス演算処理装置の入力パルス周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
すなわち従来のパルス演算処理装置においては分周比が「整数分の１」しか設定できなかったのに対し、本発明によるパルス演算処理装置においては分周比の分子および分母の両方が可変でき、分周比を非常にきめこまかく設定することができる。
【００３１】
【発明の実施の形態】
上記の課題を解決するために本発明は、入力ＵＰパルス信号と入力ＤＯＷＮパルス信号を入力して一定周期のクロック信号に同期した入力パルス有無信号と入力パルス方向信号を出力するパルス入力手段と、出力パルス有無信号と出力パルス方向信号を入力して前記クロック信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号とレジスタ保持タイミング信号を出力するパルス出力手段と、それぞれあらかじめ設定された第１のデータと、第２のデータを入力しレジスタ保持データとの比較結果信号を出力するディジタルコンパレータと、前記比較結果信号と前記入力パルス有無信号と前記入力パルス方向信号を入力してデータ選択信号と加減算選択指令信号と前記出力パルス有無信号と前記出力パルス方向信号を一義的に出力する論理回路と、それぞれあらかじめ設定された前記第１のデータと第３のデータと第４のデータと第５のデータと常に’０’の値を持つ第６のデータを入力し前記データ選択信号によってどれか一つを選択し選択結果データを出力するデータセレクタと、前記選択結果データと前記レジスタ保持データを前記加減算選択指令信号に従って加算または減算して加減算結果データを出力するディジタル加減算器と、それぞれあらかじめ設定された第１０のデータと第１１のデータを前記入力ＵＰパルス信号と入力ＤＯＷＮパルス信号により選択し演算初期値データを出力する初期値設定手段と、前記演算初期値データをレジスタ初期値とし、前記レジスタ保持タイミング信号により前記加減算結果データを保持し前記レジスタ保持データを出力するデータ保持レジスタを備えたパルス演算処理装置である。
【００３２】
また、それぞれあらかじめ設定される第１０のデータと第１１のデータの一方のデータを‘０’とし、もう一方のデータを第１のデータから第３のデータを減算した値としたパルス演算処理装置である。
【００３３】
このように、パルス分周比の分子および分母の両方が可変でき、分周比を非常にきめこまかく設定することができる。
【００３４】
また、入力ＵＰパルス信号でパルス分周をスタートとした場合と入力ＤＯＷＮパルス信号でパルス分周をスタートとした場合とのパルス出力の出力パターンの整合性をとることができる。
【００３５】
【実施例】
以下本発明の実施例について、図面を参照して説明する。
【００３６】
（実施例１）
図１において、１は入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２を入力して一定周期のクロック信号Ｓ１３に同期した入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を出力するパルス入力手段、２は出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を入力して前記クロック信号Ｓ１３に同期して出力ＵＰパルス信号Ｓ７と出力ＤＯＷＮパルス信号Ｓ８とレジスタ保持タイミング信号Ｓ１２を出力するパルス出力手段、３はそれぞれあらかじめ設定された第一のデータである分周比分母データＤ１と、第２のデータＤ２を入力しレジスタ保持データＤ８との比較結果信号Ｓ５を出力するディジタルコンパレータ、４は比較結果信号Ｓ５と入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を入力してデータ選択信号Ｓ６と加減算選択指令信号Ｓ１１と出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０を一義的に出力する表１に示す論理を有する論理回路、５はそれぞれあらかじめ設定された分周比分母データＤ１と第三のデータである分周比分子データＤ３と第４のデータＤ４と第５のデータＤ５と常に‘０’の値を持つ第６のデータＤ６を入力しデータ選択信号Ｓ６によってどれか一つを選択し選択結果データＤ７を出力するデータセレクタ、６は選択結果データＤ７とレジスタ保持データＤ８を加減算選択指令信号Ｓ１１に従って加算または減算して加減算結果データＤ９を出力するディジタル加減算器、７は演算初期値データＤ１２をレジスタ初期値としレジスタ保持タイミング信号Ｓ１２により加減算結果データＤ９を保持しレジスタ保持データＤ８を出力する加減算データ保持レジスタ、８はそれぞれあらかじめ設定された第１０のデータＤ１０と第１１のデータＤ１１を入力ＵＰパルス信号Ｓ１と入力ＤＯＷＮパルス信号Ｓ２により選択し演算初期値データＤ１２を出力する初期値設定手段である。
【００３７】
【表１】
図２は、図１に示す構成のＵＰパルスまたはＤＯＷＮパルスの入力からＵＰパルスまたはＤＯＷＮパルスの出力までの演算処理の概念を示すものである。
【００３９】
以上のように構成されたパルス演算処理装置について、図３を用いてその動作を説明する。
【００４０】
図３はパルス入力手段１に入力ＵＰパルス信号Ｓ１が入力され、分周比分母データＤ１が‘４’、分周比分子データＤ３が‘３’の場合の動作を示す図である。なお、第２のデータＤ２，第４のデータＤ４，第５のデータＤ５には数式５に示すデータを設定しているものとする。
【００４１】
（数式５）
Ｄ１＝分周比分母データ
Ｄ２＝０
Ｄ３＝分周比分子データ
Ｄ４＝Ｄ３＋Ｄ１
Ｄ５＝Ｄ３−Ｄ１
Ｄ６＝常に’０’
ただしＤ１≧Ｄ３
まず、レジスタ保持データＤ８の初期状態を‘０’と考える。パルス入力手段１はクロック信号Ｓ１３の立ち上がりエッジ毎に入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮパルス信号Ｓ２が入力されたか否かを判断し、その結果に従って入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４を更新する。
【００４２】
ここで、入力ＵＰパルス信号Ｓ１が入力されるまでの状態を考察すると、入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４は「入力パルス無」の状態‘Ｂ’を示し、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を示す。従ってこのＳ３，Ｓ４およびＳ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’，出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’，加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’となり、その結果としてＤ７には‘０’が出力される。
【００４３】
Ｄ８は初期状態より‘０’であるため、Ｄ７とＤ８は加算しても減算しても加減算結果データＤ９は‘０’である。
【００４４】
加減算データ保持レジスタ７にはクロック信号Ｓ１３の立ち上がりエッジ毎にレジスタ保持タイミング信号Ｓ１２が入力され、加減算結果データが取り込まれデータ更新が行われる。しかしこの状態では常に‘０’が保持され、Ｄ８には‘０’が出力される結果となる。
【００４５】
次に、入力ＵＰパルス信号Ｓ１が入力されクロック信号Ｓ１３の立ち上がりエッジ（図３のｉ点）に同期して入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４が「ＵＰ方向の入力パルス有」の状態‘Ａ’に変化すると、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持しているため、Ｓ３，Ｓ４，Ｓ５により論理回路４は表１に従いデータ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０を「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝Ｄ３＝‘３’の状態となり、またその結果として、Ｄ８にＤ７が加算され、Ｄ９＝‘３’となる。以上が図２の信号処理経路（イ），（ヘ）である。
【００４６】
次に、この状態においてクロック信号Ｓ１３の次の立ち上がりエッジ（図３のｊ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はＤ９を取り込んで保持してＤ８が‘０’から‘３’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持する。
【００４７】
また、同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４も更新され、入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’となる。
【００４８】
このＳ３，Ｓ４の状態および前記Ｓ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’に変化する。その結果、Ｄ７＝‘０’の状態となり、またその結果として、Ｄ８にＤ７が加算され、Ｄ９＝‘３’となる。以上が図２の信号処理経路（ハ），（ヘ）である。
【００４９】
ここで出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０はクロック信号Ｓ１３の立ち上がりエッジに同期してパルス出力手段２に読み込まれ、Ｓ９，Ｓ１０の状態により出力ＵＰパルス信号Ｓ７および出力ＤＯＷＮパルス信号Ｓ８の出力を行う。今の状態はＳ９，Ｓ１０が「出力するな」の状態‘Ｑ’にあるためパルスは出力しない。
【００５０】
以後、次の入力ＵＰパルス信号Ｓ１が入力されるまでは、Ｄ８が‘３’、Ｓ５が「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’、Ｓ９，Ｓ１０は「出力するな」の状態‘Ｑ’を維持する。
【００５１】
次の入力ＵＰパルスＳ１が入力されるとクロック信号Ｓ１３の立ち上がりエッジ（図３のｋ点）で入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「ＵＰ方向の入力パルス有」の状態‘Ａ’となる。このＳ３，Ｓ４の状態および前記Ｓ５の状態より論理回路４は（表１）により、データ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’となり、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’を維持し、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝‘３’の状態となり、またその結果として、Ｄ９＝Ｄ８＋Ｄ７＝‘３’＋‘３’＝‘６’となる。以上が図２の信号処理経路（イ），（ヘ）である。
【００５２】
次に、クロック信号Ｓ１３の次の立ち上がりエッジ（図３のｌ点）に同期してＤ８＝‘６’となるとその結果Ｓ５が「Ｄ２≦Ｄ８」，「Ｄ１≦Ｄ８」の状態‘Ｄ’となる。同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’となり、このＳ３，Ｓ４および前記Ｓ５の状態より論理回路４は表１により、データ選択信号Ｓ６は「Ｄ１を選択せよ」の状態‘Ｊ’となり、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０は「ＵＰパルスを出力せよ」の状態‘Ｏ’となり、加減算選択指令信号Ｓ１１は「減算せよ」の状態‘Ｈ’に変化する。その結果、Ｄ７＝‘４’となり、Ｄ９＝Ｄ８−Ｄ７＝‘６’−‘４’＝‘２’となる。以上が図２の信号処理経路（ハ），（ニ）である。
【００５３】
次に、クロック信号Ｓ１３のさらに次の立ち上がりエッジ（図３のｍ点）に同期して出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０がパルス出力手段２に読み込まれると出力ＵＰパルス信号Ｓ７が出力される。
【００５４】
以後、同様に動作を続行することにより、入力ＵＰパルス信号Ｓ１を４パルス入力すると出力ＵＰパルス信号Ｓ７が３パルス出力される動作となり、入力ＵＰパルス信号Ｓ１と出力ＵＰパルス信号Ｓ７との間に数式６の関係が成立する。
【００５５】
（数式６）
ｆｏｕ＝ｆｉｕ×Ｄ３／Ｄ１
ただし、ｆｏｕ＝出力ＵＰパルス信号Ｓ７の周波数
ｆｉｕ＝入力ＵＰパルス信号Ｓ１の周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
同様に、入力ＤＯＷＮパルス信号Ｓ２を入力した場合について考察すると、入力ＤＯＷＮパルス信号Ｓ２と出力ＤＯＷＮパルス信号Ｓ８との間に数式７の関係が成立することがわかる。
【００５６】
（数式７）
ｆｏｄ＝ｆｉｄ×Ｄ３／Ｄ１
ただし、ｆｏｄ＝出力ＤＯＷＮパルス信号Ｓ８の周波数
ｆｉｄ＝入力ＤＯＷＮパルス信号Ｓ２の周波数
Ｄ１＝分周比分母データ
Ｄ３＝分周比分子データ
Ｄ１≧Ｄ３
図４は入力ＵＰパルス信号Ｓ１および入力ＤＯＷＮパルス信号Ｓ２を高速で入力した場合の動作を示す図である。なお、以上の説明においてクロック信号Ｓ１３の立ち上がりエッジをクロック信号Ｓ１３の立ち下がりエッジとしても良いことは言うまでもない。
【００５７】
以上が本発明による実施例１のパルス演算処理装置についての動作説明であるが、これを整理し入力と出力の関係を一般式で示すと数式４となる。
【００５８】
（実施例２）
図５，図６は図１における初期値設定手段８を用いた実施例の動作を示す図である。
【００５９】
図５は、パルス演算処理装置への入力信号として取り扱われるロータリエンコーダの出力信号に対して実施例１で説明した分周比分母データＤ１が‘４’、分周比分子データＤ３が‘３’の場合のパルス演算処理実施例である。
【００６０】
ロータリエンコーダからの出力信号は、１回転３６０°で所定のパルス数を出力する２相パルス列Ａ相，Ｂ相と１パルスを出力するＺ相とで構成され、エンコーダ軸がＣＷ回転（時計方向回転）時には図５（ａ）の信号、ＣＣＷ回転（反時計方向回転）時には図（ｂ）の信号が出力される。
【００６１】
Ａ相，Ｂ相の各信号エッジと回転方向により入力ＵＰパルス信号Ｓ１または入力ＤＯＷＮパルス信号Ｓ２が発生すると前記パルス演算処理により出力ＵＰパルス信号Ｓ７または出力ＤＯＷＮパルス信号Ｓ８が図５のように得られる。
【００６２】
ここで注目すべき点は、図５のＸ点を基点にＵＰパルス信号Ｓ１でパルス演算をスタートしたときの出力ＵＰパルス信号Ｓ７の出力パターンと，Ｘ点を基点にＤＯＷＮパルス信号Ｓ２でパルス演算をスタートしたときの出力ＤＯＷＮパルス信号Ｓ８の出力パターンとの整合性、すなわち図５中のパルス番号０，１，２…ｎ−１までのＵＰパルスＳ１またはＤＯＷＮパルスＳ２に対して同じパルス番号の位置でパルス出力がされることが重要である。もしこの整合性が取れていない場合、回転方向によりパルス出力位置のずれが発生する。
【００６３】
図６は、本発明における初期値設定手段８を用いて上記パルス出力の整合性を実現する実施例の動作を示す図であり、第２のデータＤ２，第４のデータＤ４，第５のデータＤ５および第１０のデータＤ１０，第１１のデータＤ１１には数式８に示すデータを設定しているものとする。
【００６４】
（数式８）
Ｄ１＝分周比分母データ
Ｄ２＝０
Ｄ３＝分周比分子データ
Ｄ４＝Ｄ３＋Ｄ１
Ｄ５＝Ｄ３−Ｄ１
Ｄ６＝常に‘０’
Ｄ１０＝０（パルス演算スタートがＵＰパルス入力の場合の初期値）
Ｄ１１＝Ｄ１−Ｄ３（パルス演算スタートがＤＯＷＮパルス入力の場合の初期値）
ただしＤ１≧Ｄ３
図５における（ａ）ＣＷ回転時の動作例については図３と同様のため省略し、（ｂ）ＣＣＷ回転時の動作について図６により説明する。
【００６５】
まず、入力ＤＯＷＮパルス信号Ｓ２が入力されるまでの状態を考察すると、入力パルス有無信号Ｓ３と入力パルス方向信号Ｓ４は「入力パルス無」の状態‘Ｂ’を示し、比較結果信号Ｓ５は「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を示す。従ってＳ３，Ｓ４，Ｓ５より論理回路４は表１に従いデータ選択信号Ｓ６は「Ｄ６を選択せよ」の状態‘Ｎ’となり、出力パルス有無信号Ｓ９と出力パルス方向信号Ｓ１０は「出力するな」の状態‘Ｑ’、加減算選択指令信号Ｓ１１は「加算または減算せよ」の状態‘Ｉ’となり、その結果Ｄ７は‘０’、Ｄ８は初期状態より‘０’であるため、Ｄ７とＤ８は加算しても減算しても加減算結果データＤ９は‘０’である。
【００６６】
次に、入力ＤＯＷＮパルス信号Ｓ２が入力されると初期値設定手段８はＳ２が入力されたことを検出し、第１１のデータＤ１１即ちＤ１−Ｄ３＝‘４’−‘３’＝‘１’を選択し、演算初期値データＤ１２に‘１’を出力する。
【００６７】
次に、この状態においてクロック信号Ｓ１３の立ち上がりエッジ（図６のｉ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はレジスタ初期値として演算初期値データＤ１２即ち‘１’を取り込んで保持しＤ８が‘０’から‘１’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５が「Ｄ２≦Ｄ８＜Ｄ１」の状態‘Ｆ’を維持する。
【００６８】
同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が更新され「ＤＯＷＮ方向の入力パルス有」の状態‘Ｃ’に変化すると、Ｓ３，Ｓ４，Ｓ５より論理回路４は（表１）に従いデータ選択信号Ｓ６は「Ｄ３を選択せよ」の状態‘Ｋ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０を「出力するな」の状態‘Ｑ’、加減算選択指令信号Ｓ１１は「減算せよ」の状態‘Ｈ’に変化する。その結果 Ｄ７＝Ｄ３＝‘３’となり、Ｄ８にＤ７が減算され、Ｄ９＝Ｄ８−Ｄ７＝‘１’−‘３’＝‘−２’となる。以上が図２の信号処理経路（ロ），（ヘ）である。
【００６９】
次に、この状態においてクロック信号Ｓ１３の次の立ち上がりエッジ（図６のｊ点）に同期してレジスタ保持タイミング信号Ｓ１２が発生すると加減算データ保持レジスタ７はＤ９を取り込んで保持しＤ８が‘１’から‘−２’に変化する。このＤ８とＤ１、Ｄ２がディジタルコンパレータ３によって比較され、その結果、比較結果信号Ｓ５が「Ｄ８＜Ｄ２」，「Ｄ８＜Ｄ１」の状態‘Ｅ’となる。
【００７０】
同時にクロック信号Ｓ１３の立ち上がりエッジに同期して入力パルス有無信号Ｓ３および入力パルス方向信号Ｓ４が「入力パルス無」の状態‘Ｂ’に変化すると、Ｓ３，Ｓ４，Ｓ５より論理回路４は（表１）に従いデータ選択信号Ｓ６は「Ｄ１を選択せよ」の状態‘Ｊ’に変化し、出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０が「ＤＯＷＮパルスを出力せよ」の状態‘Ｐ’、加減算選択指令信号Ｓ１１は「加算せよ」の状態‘Ｇ’に変化する。その結果、Ｄ７＝Ｄ１＝‘４’となりＤ９＝Ｄ８＋Ｄ７＝‘−２’＋‘４’＝‘２’となる。以上が図２の信号処理経路（ハ），（ホ）である。
【００７１】
次に、クロック信号Ｓ１３のさらに次の立ち上がりエッジ（図６のｋ点）に同期して出力パルス有無信号Ｓ９および出力パルス方向信号Ｓ１０がパルス出力手段２に読み込まれ出力ＵＰパルス信号Ｓ７が出力される。
【００７２】
以後、同様に動作を続行することにより、図５（ｂ）に示す動作となる。
以上より、分周比の分母および分子の両方が可変できるため分周比を非常にきめこまかく設定でき、また、ＣＷ回転およびＣＣＷ回転時のパルス演算処理パターンの出力パターンの整合性も確保でき、非常に高速で動作し、安価なパルス演算処理装置が実現できる。
【００７３】
【発明の効果】
上記の実施例から明らかなように本発明は、分周比の分母および分子の両方が可変できるために分周比を非常にきめこまかく設定でき、回転方向によるパルス演算処理の整合性も満足でき、かつ非常に高速で動作し、安価なパルス演算処理装置を提供できるものである。
【図面の簡単な説明】
【図１】本発明の実施例１におけるパルス演算処理装置の構成図
【図２】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図３】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図４】本発明の実施例１におけるパルス演算処理装置の動作説明図
【図５】本発明の実施例２におけるパルス演算処理装置の動作説明図
【図６】本発明の実施例２におけるパルス演算処理装置の説明動作図
【図７】従来のパルス演算処理装置の動作説明図
【図８】従来のパルス演算処理装置の動作説明図
【図９】従来のパルス演算処理装置の動作説明図
【符号の説明】
１ パルス入力手段
２ パルス出力手段
３ ディジタルコンパレータ
４ 論理回路
５ データセレクタ
６ ディジタル加算器
７ 加減算データ保持レジスタ
８ 初期値設定手段
９ 入力パルス同期回路
Ｄ１ 第１のデータ（分周比分母データ）
Ｄ２ 第２のデータ
Ｄ３ 第３のデータ（分周比分子データ）
Ｄ４ 第４のデータ
Ｄ５ 第５のデータ
Ｄ６ 第６のデータ
Ｄ７ 選択結果データ
Ｄ８ レジスタ保持データ
Ｄ９ 加減算結果データ
Ｄ１０ 第１０のデータ
Ｄ１１ 第１１のデータ
Ｄ１２ 演算初期値データ
Ｓ１ 入力ＵＰパルス信号
Ｓ２ 入力ＤＯＷＮパルス信号
Ｓ３ 入力パルス有無信号
Ｓ４ 入力パルス方向信号
Ｓ５ 比較結果信号
Ｓ６ データ選択信号
Ｓ７ 出力ＵＰパルス信号
Ｓ８ 出力ＤＯＷＮパルス信号
Ｓ９ 出力パルス有無信号
Claims (2)
- 入力ＵＰパルス信号と入力ＤＯＷＮパルス信号を入力して一定周期のクロック信号に同期した入力パルス有無信号と入力パルス方向信号を出力するパルス入力手段と、出力パルス有無信号と出力パルス方向信号を入力して前記クロック信号に同期して出力ＵＰパルス信号と出力ＤＯＷＮパルス信号とレジスタ保持タイミング信号を出力するパルス出力手段と、それぞれあらかじめ設定された第１のデータと、第２のデータを入力しレジスタ保持データとの比較結果信号を出力するディジタルコンパレータと、前記比較結果信号と前記入力パルス有無信号と前記入力パルス方向信号を入力してデータ選択信号と加減算選択指令信号と前記出力パルス有無信号と前記出力パルス方向信号を一義的に出力する論理回路と、それぞれあらかじめ設定された前記第１のデータと第３のデータと第４のデータと第５のデータと常に‘０’の値を持つ第６のデータを入力し前記データ選択信号によってどれか一つを選択し選択結果データを出力するデータセレクタと、前記選択結果データと前記レジスタ保持データを前記加減算選択指令信号に従って加算または減算して加減算結果データを出力するディジタル加減算器と、それぞれあらかじめ設定された第１０のデータと第１１のデータを前記入力ＵＰパルス信号と入力ＤＯＷＮパルス信号により選択し演算初期値データを出力する初期値設定手段と、前記演算初期値データをレジスタ初期値とし、前記レジスタ保持タイミング信号により前記加減算結果データを保持し前記レジスタ保持データを出力するデータ保持レジスタとを備えたパルス演算処理装置。
- それぞれあらかじめ設定される第１０のデータと第１１のデータにおいて一方のデータを‘０’とし、もう一方のデータを第１のデータから第３のデータを減算した値とする請求項１記載のパルス演算処理装置。
Priority Applications (1)
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| JP14270598A JP3624690B2 (ja) | 1998-05-25 | 1998-05-25 | パルス演算処理装置 |
Applications Claiming Priority (1)
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| JP14270598A JP3624690B2 (ja) | 1998-05-25 | 1998-05-25 | パルス演算処理装置 |
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Family Applications (1)
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1998
- 1998-05-25 JP JP14270598A patent/JP3624690B2/ja not_active Expired - Lifetime
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|---|---|
| JPH11340818A (ja) | 1999-12-10 |
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