JP3967514B2 - メータ装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、ステッピングモータの制御により、メータ指針の回転位置を制御するメータ装置に関するものであり、特に車載用のアナログ指針式メータに関するものである。
【0002】
【従来の技術】
近年、スピードメータやタコメータなどの車載用のアナログ指針式メータの駆動に、ステッピングモータを使用することが検討されている。例えば、従来のステッピングモータを用いたアナログ指針式のスピードメータの場合は、入力される速度データの変化に応じてステッピングモータのロータの回転を制御することにより、スピードメータの指針の指示位置(指示角度)が決定されるようになっている。
【0003】
【発明が解決しようとする課題】
しかしながら、従来においてはステッピングモータの特性により、入力データの変化率(角度/sec)が大きい場合、スピードメータの指針を制御方向に移動できない現象(いわゆる脱調)を引き起こす。このような脱調が一度でも起こると、指針が元の位置に戻らなくなり、スピードメータの速度の指示に誤差となって現れてしまうという問題がある。
【0004】
そこでこの発明は、前記課題に鑑みてなされたものであり、メータの指針を制御方向に移動できない現象(脱調)を起こした場合でも、正常に指針の動作を開始でき、指針の指示角度に対して脱調による誤差の影響をなくすことができるメータ装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
この発明の一実施態様のメータ装置は、着磁されたマグネットロータと2つの電磁コイルを有し、2つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、前記デジタル遅延回路内の前記積分回路で行う積分計算に用いられる前記フィルタ定数値を切り替えるフィルタ切替回路と、前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を0度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記フィルタ切替回路により設定された第1のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記指針を0度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記フィルタ切替回路により設定された第2のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記第2のフィルタ定数値は、前記第1のフィルタ定数値に従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とする。
この発明の他の実施態様のメータ装置は、着磁されたマグネットロータと2つの電磁コイルを有し、2つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、前記デジタル遅延回路内の前記積分回路で行う積分計算の処理サイクルを切り替える処理サイクル切替回路と、前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を0度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記処理サイクル切替回路により設定された第1の処理サイクルに従って積分され、さらに前記三角関数変換 回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記指針を0度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記処理サイクル切替回路により設定された第2の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記第2の処理サイクルは、前記第1の処理サイクルに従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とする。
【0006】
このように構成されたメータ装置によれば、メータの指針が脱調を起こしていた場合であっても、ステッピングモータを逆回転させて、一旦、メータの指針を0゜に戻し、その後、指針の指示角度を示す入力が開始されるように動作制御が行われる。ここで、メータの指針を0゜に戻すために、戻し角度設定回路によって、戻し角度に相当する複数ビットのデータをデジタル遅延回路内のデータ保持部に記憶させると共に、振れ角データを0に設定する。これにより、正常に0゜からメータの指針の動作を開始させることができ、脱調による誤差の影響をなくすことができる。
【0007】
さらに、フィルタ切替/処理サイクル切替回路によって、メータ本体の指針を0゜に戻す場合に、デジタル遅延回路のフィルタ定数値を大きく、また処理サイクルを長く設定することにより、デジタル遅延回路の出力の変化率を小さくし、指針の指示角度の変化率(角度/sec)を小さくすることができ、脱調の発生を防ぐことができる。
【0008】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【0009】
図1は、この発明の実施形態のメータ装置の構成を示すブロック図である。図1に示すメータ装置は、ステッピングモータを使用したアナログ指針式のスピードメータである。このスピードメータは、メータ制御回路10と、メータ本体20を有している。なお、ここでは、集積回路化されたメータ制御回路10によって、アナログ指針式のメータ本体20を駆動する場合を例に説明する。
【0010】
図1に示すように、前記メータ制御回路10は、データ変換回路11、振れ角データ保持回路12、デジタル遅延回路13、三角関数変換回路14、駆動回路15、戻し角度設定回路16、フィルタ切替及び処理サイクル切替回路17を有して構成されている。
【0011】
前記データ変換回路11は、速度データ(回転速度情報)に応じたパルス周波数や電圧などのデジタルの入力データを、スピードメータの指針の指示角度に相当する、複数ビットの振れ角データDmに変換するものである。前記振れ角データ保持回路12は、前記データ変換回路11にて変換された振れ角データDmを一時的に保持するものである。
【0012】
前記デジタル遅延回路13は、振れ角データ保持回路12から供給される前記振れ角データDmに対して積分処理を行うもので、複数段の積分回路(ローパスフィルタ)を有して構成されている。また、デジタル遅延回路13は、メータ本体20の指針を0゜に戻す場合に、戻し角度設定回路16により設定される角度データに対して、フィルタ切替及び処理サイクル切替回路17にて設定されたフィルタ定数及び処理サイクル(動作周波数)に従って積分処理を行うものである。なお、このデジタル遅延回路13の詳細については、後述する。
【0013】
前記戻し角度設定回路16は、メータ本体20の指針を0゜に戻す場合に、戻し角度に相当する複数ビットの角度データを出力するものである。このような指針を0゜に戻す操作は、例えば、脱調などが起こり、初期状態において指針が0゜になっていない場合に実行される。
【0014】
前記フィルタ切替及び処理サイクル切替回路17は、前述したメータ本体20の指針を0゜に戻す場合に脱調が発生しないようにするために、デジタル遅延回路13にて実行される積分処理に用いるフィルタ定数及び処理サイクルを切り替えるものである。すなわち、フィルタ切替及び処理サイクル切替回路17は、フィルタ定数及び処理サイクルを切り替えることにより、デジタル遅延回路13にて実行される積分処理の動作を制御し、デジタル遅延回路13の出力信号の変化率(角度データ/sec)を変更する。
【0015】
前記三角関数変換回路14は、デジタル遅延回路13の出力を三角関数データ(SIN,COSなど)に変換するものである。前記駆動回路15は、三角関数変換回路14にて変換された三角関数データに応じた電流量を、前記メータ本体20のステッピングモータの電磁コイルに供給するものである。
【0016】
次に、図1に示したメータ装置におけるメータ本体20について説明する。
【0017】
図2は、前記メータ本体20の構成を概略的に示す図である。
【0018】
メータ本体20は、着磁されたマグネットロータ21と、このマグネットロータ21に直交するように配設された2つの電磁コイル22a,22bと、中間ギア23と、指針30が取り付けられた最終ギア24とを有して構成されている。
【0019】
このように構成されたメータ本体20では、前記2つの電磁コイル22a,22bを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータ21の回転を制御し、前記中間ギア23を介して、前記最終ギア24を回転させることにより、前記指針30の指示角が定まるように構成されている。
【0020】
この場合、マグネットロータ21と最終ギア24との回転比の関係は、例えばマグネットロータ21が180回転すると、最終ギア24上の指針30が1回転(360°)するようになっている。
【0021】
次に、図1に示したメータ制御回路10内のデジタル遅延回路13について説明する。
【0022】
図3は、前記デジタル遅延回路13の構成を示すブロック図である。なお、ここでは、3段分の積分回路を有して構成した場合について説明する。
【0023】
このデジタル遅延回路13では、各段の積分回路13-1,13-2,13-3が、それぞれ、セレクタ回路13a、加減算回路13b、およびデータ保持回路13cから構成されている。
【0024】
前記セレクタ回路13aは、振れ角データDmあるいはデータ保持回路13cの出力の一部のうち、いずれかを選択して出力する。前記加減算回路13bは、データ保持回路13cの出力とセレクタ回路13aの出力とを加算あるいは減算する。前記データ保持回路13cは、加減算回路13bの出力を一時的に保持する。
【0025】
図4を参照して、前記デジタル遅延回路13における制御動作の一例について説明する。図4は、デジタル遅延回路13における制御動作の手順を示す図である。
【0026】
1段目の積分回路13-1においては、セレクタ回路13aにより、前記振れ角データ保持回路12から供給される振れ角データDmと、1段目の積分回路13-1の出力である積分出力Σ1の1/Lの値の信号(Σ1/L)とが交互に選択される。
【0027】
まず、加減算回路13bにより、前記セレクタ回路13aによって選択された信号Σ1/Lが、1段目の積分出力Σ1から減算され、この減算結果が信号Σ1として出力される(S1)。さらに、前記セレクタ回路13aによって選択された振れ角データDmが、S1における減算結果である信号Σ1に加算され、この加算結果が信号Σ1として出力される(S2)。
【0028】
そして、データ保持回路13cにより、S2における加算結果である信号Σ1(前記加減算回路13bの出力)が一時的に保持される。なお、このデータ保持回路13cにて保持される、複数ビットの信号Σ1の一部(下位ビット)が、1段目の積分出力Σ1の1/Lの値の信号(Σ1/L)として用いられるようになっている。ここでLは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路17により、切り替え可能な定数である。
【0029】
次に、2段目の積分回路13-2においては、セレクタ回路13aにより、前記1段目の積分回路13-1から供給される信号(Σ1/L)と、2段目の積分回路13-2の出力である積分出力Σ2の1/Mの値の信号(Σ2/M)とが交互に選択される。
【0030】
加減算回路13bにより、前記セレクタ回路13aによって選択された信号Σ2/Mが、2段目の積分出力Σ2から減算され、この減算結果が信号Σ2として出力される(S3)。さらに、前記セレクタ回路13aによって選択された信号Σ1/Lが、S3における減算結果である信号Σ2に加算され、この加算結果が信号Σ2として出力される(S4)。
【0031】
そして、データ保持回路13cにより、S4における加算結果である信号Σ2(前記加減算回路13bの出力)が一時的に保持される。なお、このデータ保持回路13cにて保持される、複数ビットの信号Σ2の一部(下位ビット)が、2段目の積分出力Σ2の1/Mの値の信号(Σ2/M)として用いられるようになっている。ここでMは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路17により、切り替え可能な定数である。
【0032】
次に、3段目の積分回路13-3においては、セレクタ回路13aにより、前記2段目の積分回路13-2から供給される信号(Σ2/M)、および、3段目の積分回路13-3の出力である積分出力Σ3の1/Nの値の信号(Σ3/N)が交互に選択される。
【0033】
加減算回路13bにより、前記セレクタ回路13aによって選択された信号Σ3/Nが、3段目の積分出力Σ3から減算され、この減算結果が信号Σ3として出力される(S5)。さらに、前記セレクタ回路13aによって選択された信号Σ2/Mが、S5における減算結果である信号Σ3に加算され、この加算結果が信号Σ3として出力される(S6)。
【0034】
そして、データ保持回路13cにより、S6における加算結果である信号Σ3(前記加減算回路13bの出力)が一時的に保持される。なお、このデータ保持回路13cにて保持される、複数ビットの信号Σ3の一部(下位ビット)が、3段目の積分出力Σ3の1/Nの値の信号(Σ3/N)として用いられるようになっている。ここでNは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路17により、切り替え可能な定数である。
【0035】
本実施形態では、この最終段の積分回路13-3の出力Σ3の1/Nの信号(Σ3/N)が、デジタル遅延回路13の出力として用いられる。
【0036】
図5は、図3に示したデジタル遅延回路13の一構成例を、より具体化して示した図である。なお、ここでは、フィルタ定数L、M、Nが、L=8、M=512、N=512とされた場合を例に説明する。
【0037】
図5に示すように、デジタル遅延回路13は、第1〜第6のフリップフロップ回路(F/F回路)31,32-1,32-2,32-3,33,34、第1,第2のセレクタ35,36、およびフルアダー37を有して構成されている。
【0038】
前記第1〜第6のフリップフロップ回路(F/F回路)は、それぞれ、クロック信号の立ち上がりエッジで入力されていた複数ビットのデータを記憶し、このデータを保持する。
【0039】
前記第1のセレクタ35は、信号SA1,SA2,SA3,SA4,SA5,SA6のそれぞれに応じて、第1のセレクタ35に入力される6つの信号、すなわちDm,−Σ1/L,+Σ1/L,−Σ2/M,+Σ2/M,−Σ3/Nのうちのそれぞれを選択して出力する。前記第2のセレクタ36は、信号SB1,SB2,SB3のそれぞれに応じて、第1のセレクタ35に入力される3つの信号、すなわちΣ1,Σ2,Σ3のうちのそれぞれを選択して出力する。
【0040】
前記フルアダー37は、A端子に入力される第1のセレクタ35の出力と、B端子に入力される第2のセレクタ36の出力とを加算あるいは減算し、出力する。
【0041】
図5において、信号LAは、データ変換された振れ角データDmをF/F回路31に取り込むために用いられる信号であり、例えばここでは、周波数が62.5Hzの信号の立ち下がりエッジに同期した信号である。
【0042】
信号φ3は、フルアダー37の出力をF/F回路33に取り込むために用いられる信号であり、例えばここでは、周波数が32KHzである2相のクロック信号φ1,φ2(後述する)のうち、信号φ2に同期した信号である。
【0043】
信号CK1は、演算結果(Σ1−Σ1/LおよびΣ1+Dm)を、F/F回路32-1に取り込むために用いられる信号である。信号CK2は、演算結果(Σ2−Σ2/MおよびΣ2+Σ1/L)を、F/F回路32-2に取り込むために用いられる信号である。信号CK3は、演算結果(Σ3−Σ3/NおよびΣ3+Σ2/M)を、F/F回路32-3に取り込むために用いられる信号である。
【0044】
信号CK4は、F/F回路33に取り込まれた演算結果を、F/F回路34に取り込むために用いられる信号である。
【0045】
信号SA1,SA2,SA3,SA4,SA5,SA6は、第1のセレクタ35内の信号Dm,−Σ1/L,+Σ1/L,−Σ2/M,+Σ2/M,−Σ3/Nを、それぞれ選択するための信号である。信号SB1,SB2,SB3は、第2のセレクタ36内の信号Σ1,Σ2,Σ3を、それぞれ選択するための信号である。
【0046】
図6は、前述したデジタル遅延回路13の動作を示すタイミングチャートである。
【0047】
まず、信号LAに同期して、振れ角データDmがF/F回路31に取り込まれる。
【0048】
次に、第1のセレクタ35に信号SA1(“H”)が入力されて、第1のセレクタ35により信号−Σ1/Lが選択される。また、第2のセレクタ36に信号SB1(“H”)が入力されて、第2のセレクタ36により信号Σ1が選択される。さらに、信号−Σ1/Lがフルアダー37のA端子に入力され、信号Σ1がフルアダー37のB端子に入力されて、信号−Σ1/Lと信号Σ1とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK1のエッジ1によりフリップフロップ32-1に取り込まれる。さらに、フリップフロップ32-1に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0049】
次に、第1のセレクタ35に信号SA2(“H”)が入力されて、第1のセレクタ35により信号Dmが選択される。また、第2のセレクタ36には信号SB1(“H”)がそのまま入力されており、第2のセレクタ36により信号Σ1が選択される。さらに、信号Dmがフルアダー37のA端子に入力され、信号Σ1がフルアダー37のB端子に入力されて、信号Dmと信号Σ1とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK1のエッジ2によりフリップフロップ32-1に取り込まれる。さらに、フリップフロップ32-1に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0050】
次に、第1のセレクタ35に信号SA3(“H”)が入力されて、第1のセレクタ35により信号−Σ2/Mが選択される。また、第2のセレクタ36に信号SB2(“H”)が入力されて、第2のセレクタ36により信号Σ2が選択される。さらに、信号−Σ2/Mがフルアダー37のA端子に入力され、信号Σ2がフルアダー37のB端子に入力されて、信号−Σ2/Mと信号Σ2とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK2のエッジ1によりフリップフロップ32-2に取り込まれる。その後、フリップフロップ32-2に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0051】
次に、第1のセレクタ35に信号SA4(“H”)が入力されて、第1のセレクタ35により信号Σ1/Lが選択される。また、第2のセレクタ36には信号SB2(“H”)がそのまま入力されており、第2のセレクタ36により信号Σ2が選択される。さらに、信号Σ1/Lがフルアダー37のA端子に入力され、信号Σ2がフルアダー37のB端子に入力されて、信号Σ1/Lと信号Σ2とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK2のエッジ2によりフリップフロップ32-2に取り込まれる。その後、フリップフロップ32-2に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0052】
次に、第1のセレクタ35に信号SA5(“H”)が入力されて、第1のセレクタ35により信号−Σ3/Nが選択される。また、第2のセレクタ36に信号SB3(“H”)が入力されて、第2のセレクタ36により信号Σ3が選択される。さらに、信号−Σ3/Nがフルアダー37のA端子に入力され、信号Σ3がフルアダー37のB端子に入力されて、信号−Σ3/Nと信号Σ3とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK3のエッジ1によりフリップフロップ32-3に取り込まれる。その後、フリップフロップ32-3に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0053】
次に、第1のセレクタ35に信号SA6(“H”)が入力されて、第1のセレクタ35により信号Σ2/Mが選択される。また、第2のセレクタ36には信号SB3(“H”)がそのまま入力されており、第2のセレクタ36により信号Σ3が選択される。信号Σ2/Mがフルアダー37のA端子に入力され、信号Σ3がフルアダー37のB端子に入力されて、信号Σ2/Mと信号Σ3とがフルアダー37にて加算される。そして、その加算結果が一旦、信号φ3の立ち上がりエッジで、フリップフロップ33に取り込まれた後、さらに、信号CK3のエッジ2によりフリップフロップ32-3に取り込まれる。その後、フリップフロップ32-3に取り込まれたデータは、第1のセレクタ35及び第2のセレクタ36に出力される。
【0054】
これと同時に、信号CK3のエッジ2に同期したタイミング信号CK4により、フリップフロップ33に記憶されたデータが、フリップフロップ34に取り込まれる。そして、このフリップフロップ34の出力が、前述した三角関数変換回路14への出力となる。
【0055】
次に、図1に示したメータ装置では、ステッピングモータを逆回転させて、一旦メータ本体20の指針30を0゜に戻し、その後データの入力を開始すれば、脱調を起こしていた場合であっても、正常に0゜から指針30の動作を開始することができ、脱調によって指針30の指示角度に誤差が生じるのを防止することができる。
【0056】
以下に、メータの指針を0゜に戻す場合の動作について説明する。
【0057】
この実施の形態のメータ装置は、図1、図5に示したように、メータ本体20の指針を0゜に戻す場合に、戻し角度に相当する複数ビットの角度データをデジタル遅延回路13内に設定するための戻し角度設定回路16を有している。
【0058】
例えば、イグニッションオン時において、図5に示すように、0゜戻しを指示する制御信号SCが戻し角度設定回路16に入力される。すると、戻し角度設定回路16により、戻し角度θに相当するデータがデジタル遅延回路13内のF/F回路32-1、32-2、32-1(データ保持回路13c)にそれぞれ出力され、記憶される。
【0059】
この状態で、F/F回路31に入力される振れ角データDmを“0”にしてメータ制御回路10を動作させると、デジタル遅延回路13では図4に示した手順にて積分計算が行われ、デジタル遅延回路13の出力である信号Σ3/Nが徐々に小さくなる。
【0060】
前記信号Σ3/Nは、三角関数変換回路14に入力され、三角関数変換回路14によりその値に応じた三角関数データ(SIN,COSなど)に変換される。この三角関数データは、駆動回路15に入力される。駆動回路15は、前記三角関数変換回路14にて変換された三角関数データに応じた電流量を、前記メータ本体20のステッピングモータの電磁コイルに供給する。そして、電磁コイルに供給される電流に従って、メータの指針30の指示角度が決定される。
【0061】
前述したように、デジタル遅延回路13の出力である信号Σ3/Nは徐々に小さくなり、戻し角度θに相当する複数ビットの角度データから、角度0゜に相当する複数ビットの角度データまで連続的に変化する。これにより、メータの指針30が角度θ分だけ逆回転することになる。このとき、脱調していた角度がθ以下であれば、指針30が逆回転を始め、例えば0゜の位置にあるストッパで指針30は強制的に停止することになる。例えば、戻し角度θ=360゜に設定すれば、いかなる角度の脱調にも対応できることになる。
【0062】
また、前述したメータ本体20の指針30を0゜に戻す場合において、戻し角度θが大きいときは、デジタル遅延回路13の出力である信号Σ3/Nの変化率が大きくなるため、脱調を引き起こす可能性がある。この場合の脱調を防ぐ動作について以下に説明する。
【0063】
この実施の形態のメータ装置は、図1に示したように、デジタル遅延回路13における積分処理の動作を変更するためのフィルタ切替及び処理サイクル切替回路17を有している。前記フィルタ切替及び処理サイクル切替回路17は、デジタル遅延回路13のフィルタ定数L、M、Nの値を切り替えるものである。
【0064】
図5に示したデジタル遅延回路13は、フィルタ定数がL=8、M=512、N=512である場合を示している。このデジタル遅延回路13では、F/F回路32-1に記憶された信号Σ1(16ビットデータ)に対して、L=8で除算(3ビットシフト)された信号、すなわち信号Σ1の上位ビットの13桁が信号Σ1/Lとして第1のセレクタ35内に取り込まれる。また、F/F回路32-2に記憶された信号Σ2(22ビットデータ)に対して、L=512で除算(9ビットシフト)された信号、すなわち信号Σ2の上位ビットの13桁が信号Σ2/Mとして第1のセレクタ35内に取り込まれる。同様に、F/F回路32-3に記憶された信号Σ3(22ビットデータ)に対して、L=512で除算(9ビットシフト)された信号、すなわち信号Σ3の上位ビットの13桁が信号Σ3/Nとして第1のセレクタ35内に取り込まれる。
【0065】
ここで例えば、メータの指針30を0゜に戻すとき(0゜戻し時)には、L=8、M=512、N=512であったフィルタ定数を、L=16、M=1024、N=1024に切り替える。このときのデジタル遅延回路13Aは、図7に示すようになる。図5に示したデジタル遅延回路(L=8、M=512、N=512)と比べて異なる点は、F/F回路32-1に記憶される角度データのビット数が16ビットから17ビットに、F/F回路32-2に記憶される角度データのビット数が22ビットから23ビットに、F/F回路32-3に記憶される角度データのビット数が22ビットから23ビットになることである。F/F回路32-1、32-2、32-3から第2のセレクタ36に入力される角度データも、それぞれ17ビット、23ビット、23ビットになる。第1のセレクタ35からフルアダー37に出力される角度データのビット数が22ビットから23ビットに、第2のセレクタ36からフルアダー37に出力される角度データのビット数が22ビットから23ビットになる。さらに、F/F回路33からF/F回路32-1、32-2、32-3に入力される角度データのビット数も22ビットから23ビットになる。その他の構成は、図5に示したデジタル遅延回路13と同様である。
【0066】
このようにフィルタ定数が大きく設定されたデジタル遅延回路13Aでは、図4の動作制御を示す図において、Σ1/L、Σ2/M、Σ3/Nの値が小さくなるため、デジタル遅延回路13Aの出力である信号Σ3/Nは、フィルタ定数がL=8、M=512、N=512の場合に比べて、より緩やかに小さくなっていく。したがって、信号Σ3/Nの変化率を小さくすることができ、脱調の発生を防ぐことができる。
【0067】
また、前記フィルタ切替及び処理サイクル切替回路17は、デジタル遅延回路13における処理サイクルの切り替えを行う。例えば、メータの指針を0゜に戻すときに、デジタル遅延回路13における積分回路の処理サイクルを4KHzから1kHzに切り替えることにより、デジタル遅延回路13の出力である信号Σ3/Nの変化率を小さくすることができる。これにより、メータの指針30の指示角度の変化率(角度/sec)を小さくすることができ、脱調の発生を防ぐことができる。
【0068】
図8は、前記実施の形態のメータ装置における指針30の指示角度と時間との関係を示す図である。前述したフィルタ定数を大きくすること、あるいは処理サイクルを長くすることを実行した場合をAで表し、これらを実行しない場合をBで表した。図8から解るように、フィルタ定数を大きくすること、あるいは処理サイクルを遅くすることにより、メータの指針30の指示角度の変化率(角度/sec)を小さくすることができる。
【0069】
以上説明したようにこの発明の実施の形態によれば、メータの指針が脱調を起こしていた場合であっても、イグニッションオン時などにステッピングモータを逆回転させて、一旦、メータの指針を0゜に戻し、その後、指針の指示角度を示す入力が開始されるように動作制御が行われる。ここで、メータの指針を0゜に戻すために、戻し角度設定回路16によって、戻し角度θに相当する複数ビットのデータをデジタル遅延回路13内のデータ保持回路に記憶させると共に、振れ角データDmを0に設定する。これにより、正常に0゜から、メータの指針の動作を開始させることができ、脱調による誤差の影響をなくすことができる。
【0070】
さらに、フィルタ切替及び処理サイクル切替回路17によって、前述のメータの指針を0゜に戻す場合に、デジタル遅延回路13のフィルタ定数を大きく、また処理サイクルを長く設定することにより、デジタル遅延回路13の出力の変化率を小さくし、指針の指示角度の変化率(角度/sec)を小さくすることができ、脱調の発生を防ぐことができる。
【0071】
なお、メータの指針を0゜に戻す際には、デジタル遅延回路13のフィルタ定数及び処理サイクルの一方のみを切り替えてもよく、その他、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。
【0072】
【発明の効果】
以上述べたように本発明によれば、メータの指針を制御方向に移動できない現象(脱調)を起こした場合でも、正常に指針の動作を開始でき、指針の指示角度に対して脱調による誤差の影響をなくすことができるメータ装置を提供することが可能である。
【図面の簡単な説明】
【図1】この発明の実施形態のメータ装置の構成を示すブロック図である。
【図2】前記メータ装置内のメータ本体の構成を概略的に示す図である。
【図3】前記メータ装置内のデジタル遅延回路の構成を示すブロック図である。
【図4】前記メータ装置内のデジタル遅延回路における制御動作の手順を示す図である。
【図5】前記メータ装置内のデジタル遅延回路の一構成例を具体化して示した図である。
【図6】前記メータ装置内のデジタル遅延回路の動作を示すタイミングチャートである。
【図7】前記メータ装置内のデジタル遅延回路の別の構成例を具体化して示した図である。
【図8】前記メータ装置内のメータ本体における指針の指示角度の変化率を示す図である。
【符号の説明】
10…メータ制御回路
20…メータ本体
11…データ変換回路
12…振れ角データ保持回路
13…デジタル遅延回路
13A…デジタル遅延回路
14…三角関数変換回路
15…駆動回路
16…戻し角度設定回路
17…フィルタ切替及び処理サイクル切替回路
21…マグネットロータ
22a,22b…電磁コイル
23…中間ギア
24…最終ギア
30…指針
13-1,13-2,13-3…積分回路
13a…セレクタ回路
13b…加減算回路
13c…データ保持回路
31…第1のフリップフロップ回路(F/F回路)
32-1…第2のフリップフロップ回路(F/F回路)
32-2…第3のフリップフロップ回路(F/F回路)
32-3…第4のフリップフロップ回路(F/F回路)
33…第5のフリップフロップ回路(F/F回路)
34…第6のフリップフロップ回路(F/F回路)
35…第1のセレクタ
36…第2のセレクタ
37…フルアダー
Claims (3)
- 着磁されたマグネットロータと2つの電磁コイルを有し、2つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、
入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、
フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、
前記デジタル遅延回路内の前記積分回路で行う積分計算に用いられる前記フィルタ定数値を切り替えるフィルタ切替回路と、
前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を0度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、
前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、
前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、
前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、
前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記フィルタ切替回路により設定された第1のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記指針を0度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記フィルタ切替回路により設定された第2のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記第2のフィルタ定数値は、前記第1のフィルタ定数値に従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とするメータ装置。 - 着磁されたマグネットロータと2つの電磁コイルを有し、2つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、
入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、
フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、
前記デジタル遅延回路内の前記積分回路で行う積分計算の処理サイクルを切り替える処理サイクル切替回路と、
前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を0度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、
前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、
前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、
前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データ あるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、
前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記処理サイクル切替回路により設定された第1の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記指針を0度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記処理サイクル切替回路により設定された第2の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記第2の処理サイクルは、前記第1の処理サイクルに従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とするメータ装置。 - 前記入力信号は、回転速度情報に応じた入力周波数あるいは入力電圧であることを特徴とする請求項1または2に記載のメータ装置。
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