JPH0716435U

JPH0716435U - 可逆カウンタの駆動回路

Info

Publication number: JPH0716435U
Application number: JP047312U
Authority: JP
Inventors: 功土田
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】位相の異なるクロックを用いることなく入力
パルスに優先順位をつけてカウントする。【構成】入力パルスａ〜ｃを記憶し可逆カウンタ１５
がカウントするＡＮＤ回路Ｃ₁〜Ｃ₃からのカウントパル
スの入力により入力パルスをローレベルとする入力回路
（ＴＦ_1〜3，Ｔ_1〜3）と、この回路からの入力パルスに
より起動しクロックにより動作するシフトレジスタＳＦ
Ｒと、入力回路からの入力パルスがあったことを記憶し
ＡＮＤ回路Ｃ₆からのシフトレジスタＳＦＲからの信号
により継続する入力パルスのハイレベル状態を阻止し、
次のパルス入力に備えるフリップフロップ回路ＫＦ_1〜3
と、パルス入力が同時に複数１個存在した時に各フリッ
プフロップ回路から出力する入力パルスに優先順位をつ
けて出力する優先順位決定回路Ｐ₁，Ｐ₂で構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、製造ライン速度の追従制御等電動機の速度制御等において、回転数の誤差をディジタル的に検出する可逆カウンタの駆動回路に関する。

【０００２】

【従来の技術】

図６はフィルム製造ラインにおける先工程ラインの電動機Ｂの速度に後工程ラインの電動機Ａの速度を追従させる場合のシステム構成例を示す。電動機Ｂの速度を検出するパルスピックアップ３２からのパルスはレートマルチ３３を通りこの入力ｂはパルス加算回路３４で入力ｃの１ｋＨｚ基準パルスに加算され、可逆カウンタ４５のアップ側端子Ｕに入力される。また、電動機Ａの速度を検出するパルスピックアップ３１から入力パルスａは可逆カウンタ４５のダウン側端子Ｄに入力される。

【０００３】可逆カウンタ４５はアップ側端子Ｕに入力する入力ｂ＋入力ｃによりアップカウントされ、ダウン側端子Ｄに入力する入力ａによりダウンカウントされ、４までカウントするとオーバーフローパルスを単一パルス発生回路４６に出力する。

【０００４】しかして単一パルス発生回路４６は２５０Ｈｚ±誤差パルスの制御パルスを速度制御装置４７に出力するので、電動機Ａは速度制御装置により誤差パルスが０となるように速度制御される。

【０００５】現在、入力が直列入力パルス列である可逆カウンタの駆動回路４１は図７に示すように構成されている。入力ａ〜ｃはそれぞれ直列入力パルス列であり、入力ａで可逆カウンタ４５をダウンカウントさせ入力ｂとｃでアップカウントさせる。

【０００６】４４は図９に示すように位相を異にするクロックＣＬ₁〜ＣＬ₃を発生するクロック発生回路、ＭＶ₁〜ＭＶ₃はそれぞれ入力ａ〜ｃとクロックＣＬ₁〜ＣＬ₃が入力し、入力がローレベルからハイレベルになりそのハイレベル期間中に入力する最初のクロックで１回のパルスを出力する単一パルス発生回路、ＯＲ₁₁は単一パルス発生回路ＭＶ₂とＭＶ₃に発生するパルス列を加え合わせて可逆カウンタ４５のアップ側端子Ｕに入力ｂ＋ｃのパルス数を直列に与える論理和回路である。

【０００７】しかして単一パルス発生回路ＭＶ₁〜ＭＶ₃から可逆カウンタ４５に入力するパルスはそれぞれ時間的に位相が異なるので、カウンタ４５は誤動作することがない。

【０００８】

【考案が解決しようとする課題】

可逆カウンタの駆動回路４１の入力ａ〜ｃは外部からの入力であり、時間的に位相，周波数，パルス巾は任意に変化する。可逆カウンタ４５のアップ側端子Ｕとダウン側端子Ｄには同時にパルスが加わってはならないと共に、アップ側端子Ｕに入力する論理和回路ＯＲ₁₁の出力を入力ｂ＋ｃのパルス数にするため位相を異にするクロックを発生するクロック発生回路４４が必要である。このため次のような問題がある。

【０００９】（１）可逆カウンタの駆動回路を電動機等の速度制御システムに使用し、制御精度を上げるために外部からの入力パルス数を２倍にするための、入力のローレベル期間中に１回のパルスを出力する回路を付加すると、図８に示すように、インバータ８１〜８３と単一パルス発生回路ＭＶ₁₀〜ＭＶ₃₀及びその他の回路が必要となる。

【００１０】（２）クロック発生回路の発生するクロックは図９に示すようなクロックを発生するものでなければならず、出力クロックは互いに位相が異なる必要があり、マークスベース比が１：１であってはならないので、クロック発生回路が複雑になる。

【００１１】（３）図７の駆動回路において、入力ａはクロックＣＬ₁に対応し、入力ｂはクロックＣＬ₂，入力ｃはクロックＣＬ₃に対応しているので、入力のカウント処理が先着順にならない。

【００１２】本考案は、従来のこのような問題点に鑑みてなされたものであり、その目的とするところは、位相の異なるクロックを用いることなく入力パルスに優先順位をつけてカウントすることができる可逆カウンタの駆動回路を提供することにある。

【００１３】

【課題を解決するための手段】

上記目的を達成するために、本考案における可逆カウンタの駆動回路は、カウントすべき入力パルスの入力があったことを記憶しカウントパルスの入力により入力パルスをローレベルとして出力する各入力回路と、この入力回路からの入力パルスにより起動しクロックにより動作するシフトレジスタ回路と、前記回路からの入力パルスがあったことを記憶し前記シフトレジスタ回路からの信号により継続する入力パルスのハイレベル状態を阻止し、次のパルス入力に備える各フリップフロップ回路と、パルス入力が同時に複数個存在した時に前記各フリップフロップ回路から出力する入力パルスに優先順位をつけて出力する優先順位決定回路とを備えてなることを特徴とする。

【００１４】

【作用】

入力回路は入力パルスの入力からカウントパルスの入力まで入力パルスを出力する。この出力があるとシフトレジスタ回路は起動する。フリップフロップ回路は入力回路からの入力をシフトレジスタ回路からの信号が入力するまで出力する。優先順位決定回路は各フリップフロップ回路から出力するパルスが重ならないように優先順位をつける。この駆動回路はパルスに優先順位をつけるため位相差の異なるクロックの必要がない。

【００１５】

【実施例】

本考案の実施例について図面を参照して説明する。

【００１６】実施例１図１は入力が直列入力である可逆カウンタの駆動回路を示す。また図２及び図３は入力ａ〜ｃのうち１個の入力があった時及び２個の入力があった時の動作を示すタイムチャートを示す。なお、入力ａ〜ｃ３個とも入力があった時も同様である。

【００１７】図１において、ＴＦ₁〜ＴＦ₃はＤ形マスタスレーブフリップフロップで、対応する入力ａ〜ｃが端子Ｄにパルスが入力し端子ＣＬにカウントパルスが入力するとセットする。

【００１８】Ｔ₁〜Ｔ₃は入力ａ〜ｃが入力してからフリップフロップＴＦ₁〜ＴＦ₃がセットされるまで入力ａ〜ｃを出力する論理積回路。

【００１９】ＫＦ₁〜ＫＦ₃は論理積回路Ｔ₁〜Ｔ₃に接続されたＤ形マスタスレーブフリップフロップで、端子ＣＬに入力があると入力ａ〜ｃのどの入力が存在しているかを確認し記憶する。ＳＦ₁，ＳＦ₂はＤ形マスタスレーブフリップフロップで、この２個でシフトレジスタＳＦＲを構成している。

【００２０】ＯＲ₂は論理和回路Ｔ₁〜Ｔ₃からの入力を通す論理積回路、Ｃ₅はフリップフロップＳＦ₂の端子Ｑ^-に出力があることを条件に論理和回路ＯＲ₂の出力を通しシフトレジスタＳＦＲを起動する論理積回路、１４はフリップフロップＳＦ₁，ＳＦ₂の端子ＣＬにクロックを供給するクロック発生器。

【００２１】Ｃ₆はフリップフロップＳＦ₁に出力があることを条件にフリップフロップＳＦ ₂ の端子Ｑ^-の出力をフリップフロップＫＦ₁〜ＫＦ₃の端子ＣＬに出力する論理積回路、Ｃ₄はフリップフロップＳＦ₁の端子Ｑ^-に出力があることを条件にシフトレジスタＳＦＲの出力を通す論理積回路。

【００２２】Ｐ₁はフリップフロップＫＦ₁の端子Ｑ^-に出力があることを条件にフリップフロップＫＦ₂の出力を通す論理積回路、Ｐ₂はフリップフロップＫＦ₁及びＫＦ₂の端子Ｑ^-に出力があることを条件にフリップフロップＫＦ₃の出力を通す論理積回路で、フリップフロップＫＦ₁〜ＫＦ₃が複数同時セットされた時それに対応する入力ａ〜ｃの優先順位を決めるものである。

【００２３】Ｃ₁，Ｃ₂，Ｃ₃は論理積回路Ｃ₄を通してシフトレジスタＳＦＲの出力があることを条件に、それぞれフリップフロップＫＦ₁の出力、論理積回路Ｐ₁を通して入力するフリップフロップＫＦ₂の出力、論理積回路Ｐ₂を通して入力するフリップフロップＫＦ₃の出力を通す論理積回路。

【００２４】ＯＲ₁は論理和回路、１５は４までカウントするとオーバフローパルスを発生する可逆カウンタで、論理積回路Ｃ₁〜Ｃ₃の出力はフリップフロップＴＦ₁〜ＴＦ₃の端子ＣＬに入力し、同時に、Ｃ₁の出力は可逆カウンタ１５のダウン側端子Ｄに入力し、Ｃ₂，Ｃ₃の出力は論理和回路ＯＲ₁を介して可逆カウンタ１５のアップ側端子Ｕに入力する。

【００２５】以上のように構成されているので、フリップフロップＴＦ₁〜ＴＦ₃は対応する入力ａ〜ｃが図２，図３に示すようにハイレベルになり、後段回路でそれに対応するダウンカウント又はアップカウント処理が行われると、同時に端子ＣＬへのアップカウント又はダウンカウントパルスによりセットされ、入力のハイレベルはそれに対応する論理積回路Ｔ₁〜Ｔ₃で阻止される（図５（ａ）ＫＦ₃参照）。

【００２６】入力ａ〜ｃがローレベルになるとそれに対応するフリップフロップＴＦ₁〜ＴＦ₃はリセットされ次にハイレベルとなると対応する論理積回路Ｔ₁〜Ｔ₃を通して後段の動作が開始される。

【００２７】フリップフロップＫＦ₁〜ＫＦ₃はシフトレジスタＳＦＲが起動し始めの時点で論理積回路Ｃ₆からの端子ＣＬへの信号で入力ａ〜ｃのどの入力が存在しているかを確認し記憶する。複数個同時にセットされることもある。

【００２８】この実施例１によれば、論理積回路Ｐ₁，Ｐ₂により、フリップフロップＫＦ₁ 〜ＫＦ₃が複数個同時にセットされてもその入力の優先順位を決めて出力するので、クロック発生回路１４は単一のクロックＣＬを発生するものでよく、従来図９に示すように位相を異にする複数のクロックを必要としない。

【００２９】実施例２実施例２は電動機等の速度制御システムに使用して制御精度を上げる場合のもので、図１の入力ａ〜ｃが入力する各入力部１１〜１３をそれぞれ図４に示すような回路に置換したものである。なお、図４は入力ｃの入力する入力部１３を示し、入力ａ及びｃの入力する入力部も同様に構成されている。

【００３０】図４において、２１はＤ形マスタスレーブフリップフロップで、端子ＣＬには図１の論理積回路Ｃ₃の出力が入力し、端子Ｄには端子Ｑ^-の出力が入力するように接続されている。２２は入力ｃとフリップフロップ２１の出力が入力する論理積回路、２３は入力ｃを反転させるインバータ、２４はインバータ２３の出力とフリップフロップ２１の出力が入力する論理積回路、２５は論理積回路２２又は２４の出力を図１のフリップフロップＫＦ₃及び論理和回路ＯＲ₂に入力させる論理和回路である。

【００３１】次に図４の回路の動作について図５（ｂ）を参照して説明する。入力ｃが立上ると論理積回路２２の出力はフリップフロップ２１に図１の論理積回路Ｃ₃からのパルスが入力するまで出力するので、論理和回路２５の出力は図５（ｂ）左側のようになり、図１の論理積回路Ｔ₁と同様の出力をする。このためこの入力部に接続された後段の回路は実施例１と同様に動作する。

【００３２】この動作により論理積回路Ｃ₃（図１）にカウントパルスが発生し、このパルスがフリップフロップ２１の端子ＣＬに入力しフリップフロップの端子Ｑ^-1の出力が立ち上ると論理和回路２５の出力はローレベルになる。

【００３３】この状態において入力ｃがローレベルに立下るとインバータ２３が出力するので、論理積回路２４の出力は立ち上る。このため論理和回路２５の出力は図５（ｂ）右側のようになる。このため後段の回路は図５（ｂ）左側と同じ動作になる。

【００３４】従って、この実施例２によれば、単一パルス発生回路を増加させることなく入力部において外部からの入力を２倍にして後段に入力させることができる。

【００３５】

【考案の効果】

本考案は、上述のとおり構成されているので、次に記載する効果を奏する。

【００３６】（１）従来は同期用クロックとして３つの位相の異なるクロックが必要であり、しかもそれらはマークスペース比が１：１のものが使用できなかったが、クロックは１つでよくなり、しかもマークスペース比も１：１のものが使用できるので回路が簡単になる。

【００３７】（２）従来は位相の異なる３つのクロックで動作させるので先着順の処理とはならないが、同時入力に対し優先順位をつける先着順の処理となるから、電動機等の速度制御システムに使用した場合、制御精度が向上する。

【００３８】（３）請求項２のものは、従来は制御精度を上げるために入力パルス数を２倍にして利用するためには単一パルス発生回路を２倍の個数必要とし付加部分も多かったが、入力部分だけを大差ない回路で置換えるだけで簡単に対応できる。

【図面の簡単な説明】

【図１】本考案の実施例１を示す回路構成図。

【図２】実施例１における入力が１個ハイレベルになっ
た時の動作を示すタイムチャート。

【図３】実施例１における入力が２個ハイレベルになっ
た時の動作を示すタイムチャート。

【図４】実施例２における入力部の回路図。

【図５】（ａ）は実施例１における入力部の動作を示す
タイムチャート。（ｂ）は実施例２における入力部の動
作を示すタイムチャート。

【図６】従来電動機の追従制御システムを示す構成説明
図。

【図７】従来例を示す回路構成図。

【図８】他の従来例を示す回路構成図。

【図９】従来例におけるクロック波形図。

【符号の説明】

１１〜１３，２０…入力部１４，４４…クロック発生部１５，４５…可逆カウンタ２１，ＴＦ₁〜ＴＦ₃，ＫＦ₁〜ＫＦ₃，ＳＦ₁，ＳＦ₂…フ
リップフロップ４６，ＭＶ₁〜ＭＶ₃，ＭＶ₁₀〜ＭＶ₃₀…単一パルス発生
回路２３…インバータ３１，３２…パルスピックアップ３３…レートマルチ３４…パルス加算回路４１，４２…可逆カウンタの駆動回路４７…速度制御装置Ａ，Ｂ…電動機

Claims

【実用新案登録請求の範囲】

【請求項１】可逆カウンタをダウンカウントさせる入
力とアップカウントさせる複数個の入力が入力する可逆
カウンタの駆動回路において、カウントすべき入力パルスの入力があったことを記憶し
カウントパルスの入力により入力パルスをローレベルと
して出力する各入力回路と、この入力回路からの入力パルスにより起動しクロックに
より動作するシフトレジスタ回路と、前記入力回路からの入力パルスがあったことを記憶し前
記シフトレジスタ回路からの信号により継続する入力パ
ルスのハイレベル状態を阻止し、次のパルス入力に備え
る各フリップフロップ回路と、パルス入力が同時に複数個存在した時に前記各フリップ
フロップ回路から出力する入力パルスに優先順位をつけ
て出力する優先順位決定回路と、を備えてなることを特徴とした可逆カウンタの駆動回
路。
【請求項２】前記入力回路を、入力パルスの立上り及
び立下りでセットされカウントパルスによりリセットさ
れるフリップフロップと、入力パルスを反転させるインバータと、前記フリップフロップに出力があることを条件に入力パ
ルス及びインバータで反転された入力パルスを出力する
第１及び第２の論理和回路と、からなり、１個の入力パルスを２個の入力パルスとする
ことを特徴とした可逆カウンタの駆動回路。