JP4071776B2

JP4071776B2 - パルス発生方法及びパルス発生装置、並びにこれを利用するモータ制御システム

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Publication number: JP4071776B2
Application number: JP2005066211A
Authority: JP
Inventors: 仁秀梁
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-05-18
Filing date: 2005-03-09
Publication date: 2008-04-02
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Description

本発明はパルス発生方法及びパルス発生装置、並びにこれを利用するモータ制御システムに係わり、より詳しくは、与えられた一周期内で決められた総パルス個数を全て出力することができるパルス発生方法及びパルス発生装置、並びにこれを利用するモータ制御システムに関する。

一般に、モータ制御システムはモータと、モータを駆動させるモータ駆動部と、所定のプログラムに基づいてモータ駆動部にパルスを出力する上位制御部とを含む。ここで、モータ駆動部は上位制御部から出力されるパルスに基づいてモータの速度を制御する。

上位制御部は基準クロックを出力する基準クロック出力部を備え、基準クロック出力部から出力される基準クロックの個数によって出力されるパルスの幅を決定する。

このような従来のモータ制御システムにおいて、上位制御部はモータの速度情報に基づいてパルスを発生するのが一般的である。例えば、図１は時間に対するモータの速度を示した図面である。ここで、上位制御部は一定の時間間隔でモータの速度に対応するパルスを出力する。上位制御部から出力されるパルスの幅及び個数によってモータ駆動部はモータの速度や位置などのモータ駆動を制御する。

ここで、従来のモータ制御システムにおいてモータの速度に対応するパルスの個数及び幅を決定する方法を数式的に説明すると、次の通りである。

まず、一定の時間間隔、つまり、一周期をＴとし、周期Ｔの間に出力する総パルスの個数をｋと仮定する。この時、上位制御部から出力されるパルスの幅はＴ／ｋとなる。ここで、上位制御部がＴ／ｋの幅を有するパルスを周期Ｔ内でｋ個全てを出力するためには基準クロックの周波数が非常に大きいことが要求される。この場合、上位制御部に用いられる集積回路などの構成要素の特性が良くなければならず、このためモータ制御システムの製造費用も増加する。

反面、基準クロック出力部から出力される基準クロックの周波数が、上位制御部がＴ／ｋの幅を有するパルスを周期Ｔ内でｋ個全て出力するようにする程度に大きくない場合、入力されるモータの速度や位置より実際のモータの速度や位置が遅延される問題が発生する。

従って、本発明の目的は、一周期内で決められた総パルス個数を全て出力して制御の精密度を向上させ、製造費用を減少させることができるパルス発生方法及びパルス発生装置と、これを利用するモータ制御システムを提供することにある。

前記目的は、本発明によって、パルス発生方法において、基準クロックの周波数に基づいた周期を設定する段階と；前記周期の間に出力される総パルス個数を設定する段階と；前記周期及び前記総パルス個数に基づいて第１パルスの幅を決定する前記基準クロックの個数、第２パルスを決定する前記基準クロックの個数、前記第１パルスに対する第１個数及び前記第２パルスに対する第２個数を算出する段階と；前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階とを含むことを特徴とするパルス発生方法によって達成される。

ここで、前記周期と前記総パルス個数が式Ｔ÷ｋ＝ｎ＋ａ（ここで、Ｔは前記周期であり、ｋは前記総パルス個数であり、ｎは整数であり、ａは素数である）を満足する場合、前記第１パルスに対応する前記基準クロックの個数はｎであり、前記第２パルスに対応する前記基準パルスの個数はｎ＋１であり、前記第１個数はｋ×（１−ａ）であり、前記第２個数はａ×ｋであるのが好ましい。

そして、前記周期は所定の時間間隔と前記基準パルスの周波数との乗算によって算出されるのが好ましい。

ここで、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、前記第１パルスを連続して前記第１個数だけ出力する段階と；前記第２パルスを連続して前記第２個数だけ出力する段階とを含むことができる。

また、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、前記第１個数と前記第２個数が互いに約分されるかどうかを検査する段階と；前記第１個数と前記第２個数が互いに約分される場合、前記第１パルス及び前記第２パルスを前記第１個数と前記第２個数の比に応じて交互に出力する段階とを含むこともできる。

そして、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、前記基準クロックを出力する段階と；前記基準クロックをカウントする段階と；前記カウントされた前記基準クロックの個数と前記第１パルスに対応する前記基準パルスの個数を比較する段階と；前記カウントされた前記基準クロックの個数と前記第１パルスに対応する前記基準パルスの個数が一致する場合、前記第１パルスを出力する段階とを含むことができる。

また、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、前記カウントされた前記基準クロックの個数を初期化した後、前記基準クロックを再カウントする段階と；前記再カウントされた前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数を比較する段階と；前記再カウントされた前記基準クロックの個数と前記第２パルスに対応する前記基準パルスの個数が一致する場合、前記第２パルスを出力する段階とを含むこともできる。

一方、前記目的は、本発明の他の実施例によって、パルス発生装置において、基準クロックの周波数に基づいた周期と前記周期の間に出力される総パルス個数に基づいて、第１パルスの幅を決定する前記基準クロックの個数、第２パルスを決定する前記基準クロックの個数、前記第１パルスに対する第１個数及び前記第２パルスに対する第２個数を算出する制御演算部と；前記制御演算部から前記周期、前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数を受信して、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力するロジック回路部とを含むことを特徴とするパルス発生装置によっても達成できる。

ここで、前記周期と前記総パルス個数が式Ｔ÷ｋ＝ｎ＋ａ（ここで、Ｔは前記周期であり、ｋは前記総パルス個数であり、ｎは整数であり、ａは素数である）を満足する場合、前記第１パルスに対応する前記基準クロックの個数はｎであり、前記第２パルスに対応する前記基準クロックの個数はｎ＋１であり、前記第１個数はｋ×（１−ａ）であり、前記第２個数はａ×ｋであるのが好ましい。

また、前記周期は所定の時間間隔と前記基準パルスの周波数との乗算によって算出されるのが好ましい。

ここで、前記制御演算部は前記第１個数と前記第２個数が互いに約分される場合、前記第１個数及び前記第２個数を前記第１個数及び前記第２個数の比で前記ロジック回路部に提供し、前記ロジック回路部は前記周期の間に前記第１パルス及び前記第２パルスを前記第１個数と前記第２個数の比に応じて交互に出力することができる。

また、前記ロジック回路部は、前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数が保存されるレジスターと；前記基準クロックを出力する基準クロック出力部と；前記基準クロック出力部から出力される前記基準クロックをカウントするクロックカウンターと；前記クロックカウンターのカウント値が前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から選択されたいずれか一つと一致する場合、一致信号を出力する比較部と；前記比較部からの前記一致信号に応じて前記第１パルス及び前記第２パルスのうちの前記選択された基準クロックの個数に対応するパルスを出力するパルス発生部とを含むのが好ましい。

そして、前記ロジック回路部は前記パルス発生部から出力されるパルスの個数をカウントするパルスカウンターをさらに含み、前記比較部は前記パルスカウンターのカウント値に基づいて、前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から前記クロックカウンターのカウント値と比較される前記基準クロックの個数を選択するのが好ましい。

一方、前記目的は、本発明の他の実施例によって、モータ制御システムにおいて、モータと；前記モータを駆動させるモータ駆動部と；前記モータの速度を制御するためのパルスを前記モータ駆動部に出力する前記のパルス発生装置とを含むことを特徴とするモータ制御システムによっても達成できる。

本発明によると、基準クロックの周波数に基づいた周期を設定する段階と、周期の間に出力される総パルス個数を設定する段階と、周期及び総パルス個数に基づいて第１パルスの幅を決定する基準クロックの個数、第２パルスの幅を決定する基準クロックの個数、第１パルスに対する第１個数及び第２パルスに対する第２個数を算出する段階と、周期の間に第１パルス及び第２パルスを各々第１個数及び第２個数ずつ出力する段階とを設けることにより、一周期内で決められた総パルス個数を全て出力して制御の精密度を向上させ、製造費用を減少させることができる。

以下、添付した図面を参照して本発明を詳細に説明する。
本発明によるモータ制御システムは、図２に示されているように、モータ５と、モータ５の巻線（図示せず）の電流をオン／オフ制御してモータ５を駆動させるモータ駆動部３と、モータ駆動部３にモータ５の速度を制御するための制御指令を出力する上位制御部１とを含む。ここで、上位制御部１から出力される制御指令はモータ５の速度制御のためのパルス（ＰＧ＿ＸＰ）と、モータ５の回転（または“移動”、以下同一）方向に関する情報を有する方向信号（ＰＧ＿ＤＩＲ）とを含む。ここで、上位制御部１から出力される制御指令は上位制御部１内のパルス発生装置１０から出力される。

パルス発生装置１０は、図３に示されているように、所定のプログラムによって一定の時間間隔、つまり、毎周期ごとに上位指令を出力する制御演算部２０と、制御演算部２０から提供された上位指令に基づいてパルス（ＰＧ＿ＸＰ）及び方向信号（ＰＧ＿ＤＩＲ）を発生させてモータ駆動部３に出力するロジック回路部３０とを含む。ここで、制御演算部２０とロジック回路部３０との間には、図示されていないデータバス（ＤａｔａＢｕｓ）、アドレスバス（ＡｄｄｒｅｓｓＢｕｓ）、所定のデータを読み込んだりローディング（Ｌｏａｄｉｎｇ）するためのリード（Ｒｅａｄ）／ライト（Ｗｒｉｔｅ）制御信号線及び初期化のためのリセット（Ｒｅｓｅｔ）信号線などが設けられることができる。

本発明による上位指令は、所定周期の間に出力される総パルス個数、第１パルスの幅を決定する基準クロックの個数、第２パルスの幅を決定する基準クロックの個数、第１パルスに対する第１個数及び第２パルスに対する第２個数に関する情報を含む。

ここで、制御演算部２０は一周期に関する情報を基準クロックの周波数に基づいて算出する。例えば、モータ制御システムが一定の時間間隔ｔごとにモータ５の速度制御を遂行し、基準クロックの周波数がｆであると仮定する。この時、制御演算部２０は周期Ｔを下記の［式１］を利用して算出する。

［式１］
Ｔ＝ｔ×ｆ

例えば、モータ制御システムが５０μｍ間隔でモータ５の速度制御を遂行し、基準クロックの周波数が３０ＭＨｚである場合、周期Ｔは１５００になる。

その次に、制御演算部は、周期Ｔの間に出力される総パルス個数をｋとする時、下記の［式２］を利用して、第１パルスの幅を決定する基準クロックの個数、第２パルスの幅を決定する基準クロックの個数、第１パルスに対する第１個数及び第２パルスに対する第２個数を算出する。

［式２］
Ｔ／ｋ＝ｎ＋ａ（ｎは整数、０≦ａ＜１）

この時、第１パルスの幅を決定する基準クロックの個数はｎであり、第２パルスの幅を決定する基準クロックの個数はｎ＋１であり、第１パルスに対する第１個数はｋ×（１−ａ）であり、第２パルスに対する第２個数はａ×ｋで算出される。

前記のような方法によって制御演算部２０から周期Ｔの間に出力される総パルス個数、第１パルスの幅を決定する基準クロックの個数、第２パルスの幅を決定する基準クロックの個数、第１パルスに対する第１個数及び第２パルスに対する第２個数に関する情報がロジック回路部３０に提供される。

一方、本発明によるロジック回路部３０は制御演算部２０からの上位指令に基づいて周期Ｔの間に第１パルス及び第２パルスを各々第１個数及び第２個数ずつ発生してモータ駆動部３に出力する。また、ロジック回路部３０は制御演算部２０からの総パルス個数の符号によってモータ５の回転方向を判断しモータ駆動部３に方向信号（ＰＧ＿ＤＩＲ）を出力する。

本発明の好ましい実施例によるロジック回路部３０は、総パルス個数、第１パルスに対応する基準クロックの個数、第２パルスに対応する基準クロックの個数、第１個数及び第２個数などの上位指令を保存するレジスター部３１を含む。

また、ロジック回路部３０は基準クロックを出力する基準クロック出力部３４と、基準クロックをカウントするクロックカウンター３５と、後述のパルス（ＰＧ＿ＸＰ）出力過程で用いられる多様な変数を比較する比較部３２と、比較部３２からの一致信号に応じてパルス（ＰＧ＿ＸＰ）を発生するパルス発生部３３とを含む。

基準クロック出力部３４は予め設定された一定の周波数を有する基準クロックを出力する。クロックカウンター３５は基準クロック出力部３４から出力される基準クロックの個数をカウントする。

比較部３２はクロックカウンター３５のカウント値と第１パルスに対応する基準クロックの個数または第２パルスに対応する基準クロックの個数とを比較して、両者が一致する場合に一致信号を出力する。ここで、パルス発生部３３は、比較部３２から一致信号が入力される場合、第１パルスまたは第２パルスを出力する。

一方、本発明によるロジック回路部３０はパルス発生部３３から出力されるパルス（ＰＧ＿ＸＰ）の個数をカウントするパルスカウンター３６を含むことができる。ここで、比較部３２はパルスカウンター３６のカウント値に基づいて、第１パルスに対応する基準クロックの個数と第２パルスに対応する基準クロックの個数の中からクロックカウンター３５のカウント値と比較される基準クロックの個数を選択する。これに関する説明は後述する。

また、本発明によるロジック回路部３０はクロックカウンター３５のカウント値、パルスカウンター３６のカウント値などのような、パルス（ＰＧ＿ＸＰ）を出力する過程で用いられる後述の多様な変数をレジスター部３１に保存する。ここで、レジスター部３１は、図３に示されているように、制御演算部２０からの上位指令が保存される第１レジスター３１ａと、パルス（ＰＧ＿ＸＰ）を出力する過程で用いられる変数が保存される第２レジスター３１ｂとを含むことができる。

前記のような構成による、本発明の好ましい実施例によるパルス発生方法を、図４及び図５を参照して詳細に説明する。

本発明によるパルス発生方法を説明することに先立って、パルス発生過程で用いられる変数を定義する。ここで、上位指令での変数は前述の［式１］及び［式２］と同一である。

＜上位指令＞
ｋ：一周期の間に出力される総パルス個数
ｎ：第１パルスに対応する基準クロックの個数
ｎ＋１：第２パルスに対応する基準クロックの個数
ｋ×（１−ａ）：第１パルスに対する第１個数
ａ×ｋ：第２パルスに対する第２個数

＜第１レジスター３１ａに用いられる変数＞
ＸＰ＿ＶＡＬＵＥ＝ｋ
ＲＡＴＥ１＝ｋ×（１−ａ）
ＲＡＴＥ２＝ａ×ｋ
ＰＧ＿ＣＭＴ１＝ｎ
ＰＧ＿ＣＭＴ２＝ｎ＋１

＜第２レジスターに用いられる変数＞
ｘｐ＿ｖａｌｕｅ：パルスカウンターによってカウントされた総カウント値
ｃｏｕｎｔｅｒ：クロックカウンターによってカウントされた値
ｒａｔｅ１：パルスカウンターのカウント値であって、ＲＡＴＥ１との比較値
ｒａｔｅ２：パルスカウンターのカウント値であって、ＲＡＴＥ２との比較値

まず、一周期Ｔが始まる場合、例えば、ロジック回路部３０にスタート信号が入力されると（図６及び図７の“ｓｔａｒｔ”参照）、第２レジスター３１ｂに保存されたｘｐ＿ｖａｌｕｅ、ｃｏｕｎｔｅｒ、ｒａｔｅ１及びｒａｔｅ２値が初期化される（Ｓ１０）。

これと共に、制御演算部２０は周期Ｔの間に出力される総パルス個数ｋが設定されると（Ｓ１１）、［式１］及び［式２］を利用してａ×ｋ、ｋ×（１−ａ）、ｎ＋１、ｎ値を算出してロジック回路部３０に提供する。ここで、制御演算部２０から提供されるｋ、ｋ×（１−ａ）、ａ×ｋ、ｎ、ｎ＋１値は各々第１レジスター３１ａのＸＰ＿ＶＡＬＵＥ、ＲＡＴＥ１、ＲＡＴＥ２、ＰＧ＿ＣＭＴ１、ＰＧ＿ＣＭＴ２値として保存される（Ｓ１２）。

一方、スタート信号によって一周期Ｔが始まる場合、ロジック回路部３０はＸＰ＿ＶＡＬＵＥ値の符号を確認してモータ５の回転方向を判断する（Ｓ１３）。これにより、パルス発生部３３から出力される方向信号（ＰＧ＿ＤＩＲ）の論理値をＸＰ＿ＶＡＬＵＥの符号に対応して出力することによって、モータ５の回転方向を決定する。本発明の一実施例ではＸＰ＿ＶＡＬＵＥが正数である場合、モータ５が時計方向（ＣＷ）に回転するように制御する論理値の方向信号（ＰＧ＿ＤＩＲ）を出力する（Ｓ１４）。そして、ＸＰ＿ＶＡＬＵＥが負数である場合、モータ５が反時計方向（ＣＣＷ）に回転するように制御する論理値の方向信号（ＰＧ＿ＤＩＲ）を出力する（Ｓ１５）ことを一例とする。

一方、スタート信号によって、基準クロック出力部３４から基準クロックが出力される（Ｓ１６）。これによって、クロックカウンター３５は基準クロックをカウントして第２レジスター３１ｂのｃｏｕｎｔｅｒを１ずつ増加させる（Ｓ１７）。

その次に、比較部３２は第２レジスター３１ｂのｃｏｕｎｔｅｒ値が１ずつ増加するたびにｃｏｕｎｔｅｒ値と第１レジスター３１ａのＰＧ＿ＣＭＴ１値が一致するかどうかを検査する（Ｓ１８）。この時、ｃｏｕｎｔｅｒ値とＰＧ＿ＣＭＴ１値が一致しない場合、Ｓ１６段階とＳ１７段階が繰り返される。そして、ｃｏｕｎｔｅｒ値とＰＧ＿ＣＭＴ１値が一致すると判断される場合、比較部３２は一致信号を出力する。

この時、パルス発生部３３は比較部３２からの一致信号に応じてパルス（ＰＧ＿ＸＰ）を出力する（Ｓ１９）。この時、パルス発生部３３から出力されるパルス（ＰＧ＿ＸＰ）はｎ個の基準クロックの間隔に対応する第１パルスとなる。

パルス発生部３３から第１パルスが出力される時、パルスカウンター３６がこれをカウントし、第２レジスター３１ｂのｒａｔｅ１及びｘｐ＿ｖａｌｕｅ値が１ずつ増加する（Ｓ２０）。また、第２レジスター３１ｂのｃｏｕｎｔｅｒ値を再び初期化させる（Ｓ２０）。

その次に、比較部３２は第２レジスター３１ｂのｒａｔｅ１値と第１レジスター３１ａのＲＡＴＥ１値を比較する（Ｓ２１）。この時、ｒａｔｅ１値とＲＡＴＥ１値が一致しないと、Ｓ１６段階〜Ｓ２０段階が繰り返される。反面、ｒａｔｅ１値とＲＡＴＥ１値が一致すると、第１レジスター３１ａのｒａｔｅ１値を初期化させる（Ｓ２２）ことによって、第１パルスの発生を終了する。

一方、第１パルスの発生が終了した状態で、基準クロック出力部３４は基準クロックを出力し（Ｓ２３）、クロックカウンター３５は基準クロックをカウントして第２レジスター３１ｂのｃｏｕｎｔｅｒ値を１ずつ増加させる（Ｓ２４）。

その次に、比較部３２は第２レジスター３１ｂのｃｏｕｎｔｅｒ値が１ずつ増加するたびにｃｏｕｎｔｅｒ値と第１レジスター３１ａのＰＧ＿ＣＭＴ２値を比較する（Ｓ２５）。この時、ｃｏｕｎｔｅｒ値とＰＧ＿ＣＭＴ２値が一致しない場合、Ｓ２３段階とＳ２４段階が繰り返される。そして、ｃｏｕｎｔｅｒ値とＰＧ＿ＣＭＴ２値が一致すると判断される場合、比較部３２は一致信号を出力する。

この時、パルス発生部３３は比較部３２からの一致信号に応じてパルス（ＰＧ＿ＸＰ）を出力し（Ｓ２６）、この時、パルス発生部３３から出力されるパルス（ＰＧ＿ＸＰ）はｎ＋１個の基準クロックの間隔に対応する第２パルスとなる。

その次に、パルス発生部３３から第２パルスが出力される時、パルスカウンター３６がこれをカウントし、第２レジスター３１ｂのｒａｔｅ２及びｘｐ＿ｖａｌｕｅ値が１ずつ増加する（Ｓ２７）。また、第２レジスター３１ｂのｃｏｕｎｔｅｒ値を再び初期化させる（Ｓ２７）。

その次に、比較部３２は第２レジスター３１ｂのｒａｔｅ２値と第１レジスター３１ａのＲＡＴＥ２値を比較する（Ｓ２８）。この時、ｒａｔｅ２値とＲＡＴＥ２値が一致しないと、Ｓ２３段階〜Ｓ２７段階が繰り返される。反面、ｒａｔｅ２値とＲＡＴＥ２値が一致すると、第１レジスター３１ａのｒａｔｅ２値を初期化させる（Ｓ２９）ことによって、第２パルスの発生を終了する。

その次に、比較部３２は第１レジスター３１ａのＸＰ＿ＶＡＬＵＥの絶対値と第２レジスター３１ｂのｘｐ＿ｖａｌｕｅ値を比較する（Ｓ３０）。ここで、ＸＰ＿ＶＡＬＵＥの絶対値とｘｐ＿ｖａｌｕｅ値が一致しない場合、Ｓ１６段階〜Ｓ２９段階が繰り返され、両値が一致する場合、周期Ｔの間のパルス（ＰＧ＿ＸＰ）出力が終了する。

一方、本発明の一実施例による制御演算部２０は第１パルスに対する第１個数と第２パルスに対する第２個数が約分されるかどうかを判断するように設けられる。ここで、第１個数と第２個数が互いに約分される場合、ロジック回路部３０に提供される第１個数及び第２個数、つまり、ｋ×（１−ａ）及びａ×ｋ値をその比で出力することができる。

例えば、Ｔが１５００であり、ｋが２００であると仮定する場合、ｎは７であり、ａは０．５となる。したがって、第１パルスは７個の基準クロック間隔で１００個が出力され、第２パルスは８個の基準クロック間隔で１００個が出力される。この時、制御演算部２０はロジック回路部３０に提供される第１個数及び第２個数を各々１００でない第１個数及び第２個数の比、好ましくは最も簡略化された比で出力することができる。したがって、制御演算部２０からロジック回路部３０に提供される第１個数及び第２個数はその比によって各々１になり、ロジック回路部３０の第１レジスター３１ａのＲＡＴＥ１及びＲＡＴＥ２に保存される値は各々１になる。

図６は前記のような方法によってロジック回路部３０から周期Ｔの間に出力されるパルス（ＰＧ＿ＸＰ）の波形を示した図面である。図面に示されているように、ロジック回路部３０は第１パルスと第２パルスを第１個数及び第２個数の比（上記の例では１：１）によって交互に出力する。ここで、周期Ｔの間に出力される総パルス個数は図５のＳ３０段階で判断されるので、第１パルス及び第２パルスを交互に出力しても周期Ｔの間の総パルス個数はＸＰ＿ＶＡＬＵＥ値に合せることができる。

一方、本発明の他の実施例による制御演算部２０は第１パルスに対する第１個数と第２パルスに対する第２個数が互いに約分されるか否かを考慮せず、［式１］及び［式２］によって算出されたｋ×（１−ａ）及びａ×ｋ値をロジック回路部３０に提供することができる。これによって、ロジック回路部３０のパルス発生部３３から出力されるパルス（ＰＧ＿ＸＰ）は、図７に示されているように、第１パルスが第１個数、つまり、ｋ×（１−ａ）個出力された後、第２パルスが第２個数、つまり、ａ×ｋ個出力される。

ここで、パルス発生部３３が第１パルス及び第２パルスを順次に出力する場合、ロジック回路部３０の第２レジスター３１ｂにはｘｐ＿ｖａｌｕｅ値が含まれないことができる。つまり、第１パルスを全て出力し第２パルスを全て出力する場合には［式１］及び［式２］の関係から出力された第１パルスと第２パルスの合計は総パルス個数と一致するためである。したがって、図４及び図５でｘｐ＿ｖａｌｕｅのカウント及びレジスターへの積算過程は省略でき、図５のＳ３０段階も省略できる。

ここで、図６及び図７のパルス（ＰＧ＿ＸＰ）の波形はモータ５の現在動作状態によって選択的に適用するのが好ましい。例えば、図６のパルス（ＰＧ＿ＸＰ）の波形はモータ５を等速度区間や緩やかな加速度区間で制御する時に適用するのが好ましく、図７のパルス（ＰＧ＿ＸＰ）波形は多少急な減速または加速区間でモータ５を制御する時に適用するのが好ましい。

前述の実施例ではパルス発生部３３から第１パルス、第２パルスの順に出力されることを一例として説明したが、必要によってその順序が変わることができることはもちろんである。例えば、モータ５の減速や加速の要否によって第１パルス及び第２パルスの順序を変えることができる。

また、前述の実施例によるロジック回路部３０はプログラマブルロム（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）の一種であるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などを利用したり、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）で実現することができる。ロジック回路部３０の実現のための論理回路はＶＨＤＬ（ＶＨＳＩＣＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）などを利用することができる。

一般的なモータ制御システムにおけるモータの速度に関するグラフである。本発明によるモータ制御システムの制御ブロック図である。本発明の好ましい実施例によるパルス発生装置の制御ブロック図である。本発明の好ましい実施例によるパルス発生方法の制御フローチャートである。本発明の好ましい実施例によるパルス発生方法の制御フローチャートである。本発明の好ましい実施例によるパルス発生装置から出力されるパルスの波形に関する実施例を示した図面である。本発明の好ましい実施例によるパルス発生装置から出力されるパルスの波形に関する実施例を示した図面である。

符号の説明

１上位制御部
３モータ駆動部
５モータ
１０パルス発生装置
２０制御演算部
３０ロジック回路部
３１レジスター部
３１ａ第１レジスター部
３１ｂ第２レジスター部
３２比較部
３３パルス発生部
３４基準クロック出力部
３５クロックカウンター

Claims

パルス発生方法において、
基準クロックの周波数に基づいた周期を設定する段階と、
前記周期の間に出力される総パルス個数を設定する段階と、
前記周期及び前記総パルス個数に基づいて第１パルスの幅を決定する前記基準クロックの個数、第２パルスの幅を決定する前記基準クロックの個数、前記第１パルスに対する第１個数及び前記第２パルスに対する第２個数を算出する段階と、
前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階と、
を含み、前記周期と前記総パルス個数が式Ｔ÷ｋ＝ｎ＋ａ（ここで、Ｔは前記周期であり、ｋは前記総パルス個数であり、ｎは整数であり、ａは０以上１未満の小数である）を満足する場合、
前記第１パルスに対応する前記基準クロックの個数はｎであり、前記第２パルスに対応する前記基準クロックの個数はｎ＋１であり、前記第１個数はｋ×（１−ａ）であり、前記第２個数はａ×ｋであることを特徴とするパルス発生方法。
前記周期は所定の時間間隔と前記基準クロックの周波数との乗算によって算出されることを特徴とする、請求項１に記載のパルス発生方法。
前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、
前記第１パルスを連続して前記第１個数だけ出力する段階と、
前記第２パルスを連続して前記第２個数だけ出力する段階とを含むことを特徴とする、請求項２に記載のパルス発生方法。
前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、
前記第１個数と前記第２個数が互いに約分されるかどうかを検査する段階と、
前記第１個数と前記第２個数が互いに約分される場合、前記第１パルス及び前記第２パルスを前記第１個数と前記第２個数の比に応じて交互に出力する段階とを含むことを特徴とする、請求項２に記載のパルス発生方法。
前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、
前記基準クロックを出力する段階と、
前記基準クロックをカウントする段階と、
前記カウントされた前記基準クロックの個数と前記第１パルスに対応する前記基準クロックの個数を比較する段階と、
前記カウントされた前記基準クロックの個数と前記第１パルスに対応する前記基準クロックの個数が一致する場合、前記第１パルスを出力する段階とを含むことを特徴とする、請求項２に記載のパルス発生方法。
前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力する段階は、
前記カウントされた前記基準クロックの個数を初期化した後、前記基準クロックを再カウントする段階と、
前記再カウントされた前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数を比較する段階と、
前記再カウントされた前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数が一致する場合、前記第２パルスを出力する段階とを含むことを特徴とする、請求項５に記載のパルス発生方法。
パルス発生装置において、
基準クロックの周波数に基づいた周期と前記周期の間に出力される総パルス個数に基づいて、第１パルスの幅を決定する前記基準クロックの個数、第２パルスの幅を決定する前記基準クロックの個数、前記第１パルスに対する第１個数及び前記第２パルスに対する第２個数を算出する制御演算部と、
前記制御演算部から前記周期、前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数を受信して、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力するロジック回路部と、
を含み、前記周期と前記総パルス個数が式Ｔ÷ｋ＝ｎ＋ａ（ここで、Ｔは前記周期であり、ｋは前記総パルス個数であり、ｎは整数であり、ａは０以上１未満の小数である）を満足する場合、
前記第１パルスに対応する前記基準クロックの個数はｎであり、前記第２パルスに対応する前記基準クロックの個数はｎ＋１であり、前記第１個数はｋ×（１−ａ）であり、前記第２個数はａ×ｋであることを特徴とするパルス発生装置。
前記周期は所定の時間間隔と前記基準クロックの周波数との乗算によって算出されることを特徴とする、請求項７に記載のパルス発生装置。
前記制御演算部は前記第１個数と前記第２個数が互いに約分される場合、前記第１個数及び前記第２個数を前記第１個数及び前記第２個数の比で前記ロジック回路部に提供し、
前記ロジック回路部は前記周期の間に前記第１パルス及び前記第２パルスを前記第１個数と前記第２個数の比に応じて交互に出力することを特徴とする、請求項８に記載のパルス発生装置。
前記ロジック回路部は、
前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数が保存されるレジスターと、
前記基準クロックを出力するクロック出力部と、
前記クロック出力部から出力される前記基準クロックをカウントするクロックカウンターと、
前記クロックカウンターのカウント値が前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から選択されたいずれか一つと一致する場合、一致信号を出力する比較部と、
前記比較部からの前記一致信号に応じて前記第１パルス及び前記第２パルスのうちの前記選択された基準クロックの個数に対応するパルスを出力するパルス発生部とを含むことを特徴とする、請求項７に記載のパルス発生装置。
前記ロジック回路部は前記パルス発生部から出力されるパルスの個数をカウントするパルスカウンターをさらに含み、
前記比較部は前記パルスカウンターのカウント値に基づいて、前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から前記クロックカウンターのカウント値と比較される前記基準クロックの個数を選択することを特徴とする、請求項１０に記載のパルス発生装置。
前記ロジック回路部は、
前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数が保存されるレジスターと、
前記基準クロックを出力するクロック出力部と、
前記クロック出力部から出力される前記基準クロックをカウントするクロックカウンターと、
前記クロックカウンターのカウント値が前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から選択されたいずれか一つと一致する場合、一致信号を出力する比較部と、
前記比較部からの前記一致信号に応じて前記第１パルス及び前記第２パルスのうちの前記選択された基準クロックの個数に対応するパルスを出力するパルス発生部とを含むことを特徴とする、請求項９に記載のパルス発生装置。
前記ロジック回路部は前記パルス発生部から出力されるパルスの個数をカウントするパルスカウンターをさらに含み、
前記比較部は前記パルスカウンターのカウント値に基づいて、前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から前記クロックカウンターのカウント値と比較される前記基準クロックの個数を選択することを特徴とする、請求項１２に記載のパルス発生装置。
モータ制御システムにおいて、
モータと、
前記モータを駆動させるモータ駆動部と、
前記モータの速度を制御するためのパルスを前記モータ駆動部に出力する請求項７のパルス発生装置とを含み、
前記パルス発生装置は、
基準クロックの周波数に基づいた周期と前記周期の間に出力される総パルス個数に基づいて、第１パルスの幅を決定する前記基準クロックの個数、第２パルスの幅を決定する前記基準クロックの個数、前記第１パルスに対する第１個数及び前記第２パルスに対する第２パルスの個数を算出する制御演算部と、
前記制御演算部から前記周期、前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数を受信して、前記周期の間に前記第１パルス及び前記第２パルスを各々前記第１個数及び前記第２個数ずつ出力するロジック回路部とを含み、前記周期と前記総パルス個数が式Ｔ÷ｋ＝ｎ＋ａ（ここで、Ｔは前記周期であり、ｋは前記総パルス個数であり、ｎは整数であり、ａは０以上１未満の小数である）を満足する場合、
前記第１パルスに対応する前記基準クロックの個数はｎであり、前記第２パルスに対応する前記基準クロックの個数はｎ＋１であり、前記第１個数はｋ×（１−ａ）であり、前記第２個数はａ×ｋであることを特徴とするモータ制御システム。
前記周期は所定の時間間隔と前記基準クロックの周波数との乗算によって算出されることを特徴とする、請求項１４に記載のモータ制御システム。
前記制御演算部は前記第１個数と前記第２個数が互いに約分される場合、前記第１個数及び前記第２個数を前記第１個数及び前記第２個数の比で前記ロジック回路部に提供し、
前記ロジック回路部は前記周期の間に前記第１パルス及び前記第２パルスを前記第１個数と前記第２個数の比に応じて交互に出力することを特徴とする、請求項１５に記載のモータ制御システム。
前記ロジック回路部は、
前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数が保存されるレジスターと、
前記基準クロックを出力するクロック出力部と、
前記クロック出力部から出力される前記基準クロックをカウントするクロックカウンターと、
前記クロックカウンターのカウント値が前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から選択されたいずれか一つと一致する場合、一致信号を出力する比較部と、
前記比較部からの前記一致信号に応じて前記第１パルス及び前記第２パルスのうちの前記選択された基準クロックの個数に対応するパルスを出力するパルス発生部とを含むことを特徴とする、請求項１４に記載のモータ制御システム。
前記ロジック回路部は前記パルス発生部から出力されるパルスの個数をカウントするパルスカウンターをさらに含み、
前記比較部は前記パルスカウンターのカウント値に基づいて、前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から前記クロックカウンターのカウント値と比較される前記基準クロックの個数を選択することを特徴とする、請求項１７に記載のモータ制御システム。
前記ロジック回路部は、
前記総パルス個数、前記第１パルスに対応する前記基準クロックの個数、前記第２パルスに対応する前記基準クロックの個数、前記第１個数及び前記第２個数が保存されるレジスターと、
前記基準クロックを出力するクロック出力部と、
前記クロック出力部から出力される前記基準クロックをカウントするクロックカウンターと、
前記クロックカウンターのカウント値が前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から選択されたいずれか一つと一致する場合、一致信号を出力する比較部と、
前記比較部からの前記一致信号に応じて前記第１パルス及び前記第２パルスのうちの前記選択された基準クロックの個数に対応するパルスを出力するパルス発生部とを含むことを特徴とする、請求項１６に記載のモータ制御システム。
前記ロジック回路部は前記パルス発生部から出力されるパルスの個数をカウントするパルスカウンターをさらに含み、
前記比較部は前記パルスカウンターのカウント値に基づいて、前記第１パルスに対応する前記基準クロックの個数と前記第２パルスに対応する前記基準クロックの個数の中から前記クロックカウンターのカウント値と比較される前記基準クロックの個数を選択することを特徴とする、請求項１９に記載のモータ制御システム。