JPH01298976A

JPH01298976A - モータ回転速度制御回路

Info

Publication number: JPH01298976A
Application number: JP63129069A
Authority: JP
Inventors: Koji Tsurumi; 浩司鶴見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-26
Filing date: 1988-05-26
Publication date: 1989-12-01
Also published as: DE68922437D1; DE68922437T2; KR920009629B1; EP0345556B1; KR900019327A; US5058191A; EP0345556A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［！ｌ！！要］回路部全体をＬＳＩ化したモータ回転速度制御回路に関
し、外部に取出すピン数を増加させることなく回路の規格変
更に幅広く対応できるようにすることを目的とし、モータ１回転毎にクリアされてクロックを計数する第１
のカウンタ部の計数値に基づいて第１の目標速度基準信
号を発生し、モータ回転速度が早くなって第１のカウン
タ部の計数値から第１の目標速度基準信号が発生できな
くなった時に、第２の目標速度基準信号を発生する計数
値を固定的に設定した第２のカウンタ部を設け、第１の
目標速度基準信号を発生するための計数値から第２のカ
ウンタ部の固定計数値を差し引いた外部ピンの接続によ
り設定変更可能な計数値を第１のカウンタ部から検出し
た時に第２のカウンタ部をクリアして第２の目標速度基
準信号を発生するように構成し、第２の目標速度信号を
発生する第２のカウンタ部の計数値を固定設定すること
で、計数値設定用の接続ピンの外部取出しを不要にして
ピン数を減らす。

［産業上の利用分野］本発明は、磁気ディスク装置等のモータの回転速度を制
御するモータ回転速度制御回路に関し、特に回路部全体
をＬＳＩ化したモータ回転速度制御回路に関する。

近年、コンピュータシステムの小型化が要求されており
、回路基板の小型化を図るため、回路のＬＳＩ化が著し
く進んでいる。

この点は、磁気ディスク装置等におけるモータの回転速
度を目標速度（基準速度）に制御するモータ回転速度制
御回路についても同様であり、回路全体をＬＳＩ化して
１つのＩＣパッケージに収納しており、このようなしＳ
Ｉ化においては、外部接続を行なうためのピン数を最小
限に抑えることが望まれる。

［発明が解決しようとする課題］第７図はＬＳＩ化された従来のモータ回転速度制御回路
の一例を示した構成図である。

第７図において、２４はカウンタ部であり、カウ゛ンタ
部２４のクリア端子ＣＬＲにはモータ１回転毎にリセッ
ト信号が与えられ、またクロック端子ＣＬＫには所定周
波数のクロックが与えられている。

そのため、カウンタ部２４は、リセット信号を受けた時
にそれまでの計数値をクリアして新たなりロックの計数
を開始し、次にリセット信号が得られるまでの間、モー
タ回転周期に比例した計数値を得る。

このカウンタ部２４によるクロック計数値から目標速度
に対応した計数値Ｎｏを検出するためＡＮＤゲート２６
が設けられる。

即ち、目標速度に対応したモータ回転周期をＴＯとする
と、クロック周期が決っていることから、モータ回転周
期Ｔｏを得るためのカウンタ計数値Ｎｏは、Ｎｏ　＝Ｔｏ　／クロック周期として求めることができ、この目標速度に対応した計数
値Ｎｏのときのカウンタ部２４の出力をＡＮＤゲート２
６に入力することで、計数値がＮ。

になったことを検出して目標速度基準信号（ＧＪＵＳＴ
）を発生するようにしている。

更に速度増加信号（ＧＦＡＳＴ）を発生するＡＮＤゲー
ト２８と、速度低下信号（ＧＳＬＯＷ＞を発生するＡＮ
Ｄゲート３０が設けられる。

即ち、目標速度に対応した計数値Ｎｏに対し速度増加と
速度低下の検出範囲を例えば±０．５％に設定したとす
ると、ＡＮＤゲート２８は目標速度の計数値Ｎｏに対し
０．５％低い計数値（ＮＯ−ΔＮ）を検出するようにカ
ウンタ部２４の出力を入力接続し、一方、ＡＮＤゲート
３０は目標速度の計数値Ｎｏに対し０．５％高い計数値
（Ｎ。

−ΔＮ）を検出するようにカウンタ部２４の出力を入力
接続している。

第８図は、第７図の従来回路において、モータ回転速度
が低下して速度低下検出信号（ＧＳＬＯＷ）が発生した
時の動作説明図である。

このようにモータ回転速度が低下すると、リセット信号
Ｒ８Ｔの間隔で決まるモータ回転周期Ｔｎが長くなり、
次にリセット信号が得られるまでの間に、カウンタ部２
４の計数値が（Ｎｏ−ΔＮ）となった時に、まず速度増
加検出信号（ＧＦＡＳＴ）が発生し、次に目標速度に対
応した計数値ＮＯとなった時に目標速度基準信号（ＧＪ
ＵＳＴ）が発生し、更に計数値（Ｎｏ＋ΔＮ）となった
時に速度低下検出信号（ＧＳＬＯＷ＞が発生する。

このため速度制御回路は目標速度基準信号（ＧＪＵＳＴ
）と次のリセット信号Ｒ３Ｔとのずれに応じてモータ速
度を増加するように制御し、また速度低下検出信号（Ｇ
ＳＬＯＷ）に基づいて速度限界を外れた旨のスピンドル
アラーム等を発行する。

しかし、第７図のカウンタ部２４のみでは、第９図に示
すようにモータ回転速度が早くなった場合に、目標速度
基準信号（ＧＪｔＪＳＴ）が得られなくなる。

モータ回転速度が早くなると、第９図のように、リセッ
ト信号Ｒ３Ｔの発生周期で決まるモータ回転周期Ｔｎは
短くなり、カウンタ部２４のクロック計数に基づく目標
速度基準信号（ＧＪＬＪＳＴ）のタイミングは一定であ
るため、目標速度基準信号（ＧＪＵＳＴ）を発生する計
数値Ｎｏに達するた前に次のリセット信号Ｒ３Ｔにより
カウンタ部２４がクリアされ、目標速度基準信号（ＧＪ
ＵＳＴ）を発生することができない。

そこで、第７図の従来回路にあっては、モータ回転速度
が早くなっても目標速度基準信号を発生できるようにす
るため、第２のカウンタ部３２を設けている。

カウンタ部３２はクロック端子ＣＬＫにクロックを入力
すると共に、クリア端子ＣＬＲにＡＮＤゲート２Ｂから
の速度増加検出信号（ＧＦＡＳＴ＞でセットされるＤＦ
Ｆ３４の０出力を入力している。

更にカウンタ部３２のプリセットデータ端子Ａ。

Ｂ、Ｃ，Ｄ、　　・・・に対しては、速度増加検出信号
（ＧＦＡＳＴ＞が発生してから目標速度基準信号（ＧＪ
ＵＳＴ）が発生するまでの計数値Ｎａを外部に取出され
た接続ピンを用いて設定するプリセットデータの設定が
行なわれている。

即ち、カウンタ部３２には、Ｎａ　＝ＮＯ−（Ｎｏ−ΔＮ＞＝ΔＮがデータ端子Ａ、Ｂ、Ｄ、　　・・・を外部ピンによっ
てＨ又はＬに接続することでプリセットされ、クロック
の計数値がプリセット計数値Ｎａに達するとキャリー出
力（ＣＡＲＲＹ）を発生し、このキャリー出力を第２の
目標速度基準信号（ＧＪＵＳＴ−ＩＩ）としている。

このため第９図に示したモータ回転速度が早い場合には
、ＡＮＤゲート２８によるカウンタ部２４の計数値（Ｎ
ｏ−ΔＮ）の検出により速度増加検出信号（ＧＦＡＳＴ
）が出力されると、ＤＦＦ３４がクロックに同期してセ
ットされて０出力をＬとし、カウンタ部３２をクリアし
たあとカウンタ部３２のクリア状態が解除されてクロッ
ク計数を開始し、計数値がプリセット値Ｎａに達すると
キャリー出力として第２の目標速度基準信号（ＧＪＵＳ
Ｔ−ＩＩ＞を発生することができる。

［発明が解決しようとする課題］］ところで、このような従来のモータ回転速度制御回路に
あっては、目標回転速度が変った場合には、ＡＮＤゲー
ト２８で検出する計数値の変更及び第２のカウンタ部３
２のプリセット計数値を変更しなければならない。勿論
、目標速度の変更に伴い速度増加及び速度低下を検出す
るＡＮＤゲート２６３０で検出する計数値も変更する。

このような回路規格の変更は、制御回路をディスクリー
トＩＣで構成していた場合には、カウンタ部３２を構成
するディスクリートＩＣから出されているデータビンの
接続を変更するだけでよい。

しかし、制御回路全体をＬＳＩ化して１つのパッケージ
に収納していた場合には、回路の規格変更に対処するた
めカウンタ部３２のデータピンを全て外部に出しておか
なければならない。

即ち、モータ回転制御回路をＬＳＩ化する場合、目標回
転速度を固定的に決めている場合には、カウンタ部３２
のデータビンを出さずに所定のプリセットデータを固定
的にしておけばよいが、ＬＳＩ化に際しては汎用性をも
たせ、幅広い回転速度に対応させる必要があり、このた
め従来回路にあつては、カウンタ部３２のデータビンを
全て外部に取出さなければならず、その分だけピン数が
増加し、ピン数の増加に伴ってパッケージが大型化する
問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、外部に取出すピン数を増加させることなく回路の
規格変更に幅広く対応できるようにしたＬＳＩ化された
モータ回転速度制御回路を提供することを目的とする。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図（ａ）において、まず本発明は、次の回路を有す
るモータ回転制御回路を前提とする。

即ち、モータ１回転毎の発生するリセット信号によりク
リアされ、次のリセット信号が得られるまでのあいだク
ロックパルスを計数する第１のカウンタ部１０と、第１
のカウンタ部１０の計数値が所定の目標速度に対応する
計数値Ｎｏとなったことを検出して第１の目標速度基準
信号を発生する第１のゲート回路１２とを備える。

このような回路構成に加え本発明にあっては、更に、第
２の目標速度基準信号を発生する所定野計数値Ｎｂを固
定的に設定した第２のカウンタ部２２と、第１の目標速
度基準信号を発生する計数値Ｎｏから第２のカウンタ部
２２の固定計数値Ｎｂを差し引いた計数値（Ｎｏ　−Ｎ
ｂ　）が第１のカウンタ部１０から得られたことを検出
する第２のゲート回路１８と、第２のゲート回路１８の
検出出力が得られた時にクロックに同期して第２のカウ
ンタ部２２にクリア信号を出力するクリア信号発生部２
０とを設けたものである。

そして、第２のカウンタ部２２の計数値Ｎｂは固定であ
ることから計数値Ｎｂを設定するための接続ビンの外部
取出しは不要であり、第１のカウンタ部１０と第２のゲ
ート回路１８との間を接続する接続ピンを外部に取出し
、目標速度の変更に対し第２のゲート回路１８で検出す
る第１のカウンタ部１０の計数値を設定変更できるよう
にする。

［作用］このような構成を備えた本発明のモータ回転制御回路に
あっては、モータ回転速度が早い場合に第２の目標速度
基準信号（ＧＪＵＳ丁−■）を発生する第２のカウンタ
部は計数値を固定的に設定しておくだけでよく、目標速
度等の回路規格の変更については、第１のカウンタ部と
第２のゲート回路との間の外部ピンによる接続を変更す
るだけでよく、その結果、第２のカウンタ部における計
数値設定用のデータビンの外部取出しを不要にしてＬＳ
Ｉ化した時のピン数を低減し、パッケージを小型化する
ことができる。

［実施例］第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１００はＬＳＩ化された本発明のモー
タ回転速度制御回路であり、モータ回転速度制御回路１
００に対しては外部より所定周波数のクロック、制御対
象となるモータに設けた三相ホール素子入力ＧＨ１〜Ｇ
Ｈ３、更にＨに固定したＴＩＥｔＪＰ信号が入力される
。また、モータ回転速度制御回路１００からの出力信号
としては、スイッチ１０２を介してＣＲ時定数回路でな
るチャージポンプ１０４に対する速度減少制御信号ＤＥ
Ｃ及び速度増加制御信号ＩＮＣが出力される。

ここで速度減少制御信号ＤＥＣがＬのときチャージポン
プ１０４のＣＲ時定数回路のコンデンサ充電電圧がスイ
ッチ１０２を介して放電されることでモータ速度を減少
させ、一方、速度増加制御信号ＩＮＣはＨとなったとき
スイッチ１０２を介してチャージポンプ１０４のコンデ
ンサを充電してモータ回転速度を増加させるようになる
。更に、モータ回転速度制御回路１００の出力として目
標速度に対し例えば±０．５％に定めた速度限界を外れ
たときにスピンドルアラーム信号を出力するようにして
いる。

次に、モータ回転速度制御回路１００の構成を説明する
と、次のようになる。まず、三相ホール素子人力ＧＨ１
〜ＧＨ３はリセット作成回路３６に与えられ、三相ホー
ル素子人力ＧＨ１〜ＧＨ３に基づいてリセット作成回路
３６はモータ１回転毎にリセット信号Ｒ３Ｔ１を発生す
る。リセット作成回路３６からのリセット信号Ｒ３Ｔ’
ｌはＤＦＦ３ＢのＤ端子に与えられ、クロック端子ＣＬ
Ｋにはクロックが与えられていることから、ＤＦＦ３８
はリセット信号Ｒ３Ｔ１を１クロック分だけ遅延したリ
セット信号Ｒ８Ｔ２を発生する。

リセット作成回路３６に続いては第１０カウンタ部］０
が設けられる。第１のカウンタ部１０のクロック端子Ｃ
ＬＫには外部からのクロックが入力され、またクリア端
子ＣＬＲにはリセット作成回路３６からのリセット信号
Ｒ３Ｔ１が入力される。このため第１０カウンタ部１０
はリセット信号Ｒ３Ｔ１が得られたときに、それまでの
計数値をクリアし、新たなりロックの計数をモータが１
回転して次のリセット信＠Ｒ３Ｔ１が得られるまで続け
ることになる。

第１のカウンタ部１０に続いては外部接続ピン部４０に
よる外部接続回路を経由して第１のゲート回路としての
ＡＮＤゲート１２、ＡＮＤゲート１４、ＡＮＤゲート１
６及び第２のゲート回路としてのＡＮＤゲート１８が設
けられる。

まず、ＡＮＤゲート１２は、予め定めた目標速度に対応
したモータ１回転の回転周期Ｔｏに対応する第１０カウ
ンタ部１０の計数値ＮＯを検出して第１の目標速度基準
信号（ＧＪｔＪＳＴ）を発生する。このためＡＮＤゲー
ト１２には目標速度に対応した計数値Ｎｏを得るための
第１のカウンタ部１０のカウント出力が選択的に外部接
続ピン部４０を経由して入力接続されている。例えば、
ＡＮＤゲート１２で検出する目標速度に対応した計数ｆ
ａＮｏがＮｏ　＝４８００であったとすると、第１のカ
ウンタ部１０におけるカウンタ値「６４」ｒ１２８Ｊ　
ｒ５１２ｊ　ｒ４０９６Ｊの４つのビット出力がＡＮＤ
ゲート１２に入力接続される。その結果、ＡＮＤゲート
１２にはＮ＝６４＋１２８＋５１２＋４０９６＝４８０
０となるカウンタ部１０の計数値を検出したときにＨと
なる目標速度基準信号（ＧＪＵＳＴ）を発生することに
なる。

ＡＮＤゲート１４は目標速度に対し所定比率高い回転速
度を検出して速度増加検出信号（ＧＦＡＳＴ）を発生す
る。例えば、目標速度に対応した計数値がＮｏであった
とすると、目標値Ｎｏに対し例えば０．５％低い計数値
（Ｎｏ−ΔＮ）をカウンタ部１０の計数出力から検出し
て速度増加検出信号（ＧＦＡＳＴ）を発生する。例えば
、ＡＮＤゲート１２で検出する目標速度に対応した計数
値Ｎｏ　＝４８００でめったとすると、Ｎｏより０゜５
％小さい計数値（Ｎｏ−ΔＮ＞＝４７７６となり、この
計数値を与えるカウンタ部１０の計数出力を選択的にＡ
ＮＤゲート１４に入力接続している。

更に、ＡＮＤゲート１６は目標速度より所定比率低い回
転速度を検出したときに速度低下検出信号（ＧＳＬＯＷ
＞を発生する。即ち、目標速度に対応した計数値をＮｏ
とすると、ＡＮＤゲート１６は計数値Ｎｏより例えば０
．５％大きい計数値（Ｎｏ＋ΔＮ）を検出して速度低下
検出信号（ＧＳＬＯＷ＞を発生する。具体的にはＮｏ＝
４８０○であったとすると、それより０．５％大きい計
数値（Ｎｏ＋ΔＮ＞＝４８２４を検出するようにカウン
タ部１０の出力をＡＮＤゲート１６に入力接続している
。

このようなＡＮＤゲート１２．１４．１６による第１の
目標速度基準信号（ＧＪＵＳＴ）　、速度増加検出信号
（ＧＦＡＳＴ）及び速度低下検出信＠（ＧＳＬＯＷ＞の
検出は従来と同じであるが、これに加えて本発明にあっ
ては、新たにＡＮＤゲート１８を設けている。

ＡＮＤゲート１８はＡＮＤゲート１４による速度増加検
出信号（ＧＦＡＳＴ）を発生するための計数値（Ｎｏ−
ΔＮ）よりも小ざい所定の計数値Ｎａを検出する機能を
有する。例えば速度増加検出信号（ＧＦＡＳＴ）を発生
するＡＮＤゲート１４で検出する計数値（Ｎｏ−ΔＮ）
＝４７７６でおったとすると、ＡＮＤゲート１８はこの
計数値より小さい例えばＮａ　＝４６０８を検出し、Ｎ
ａ−４６０８を検出するようにカウンタ部１０のカウン
ト出力ｒ５１２Ｊ及びｒ４０９６Ｊの各カウンタ出力を
入力接続している。

ここで、ＡＮＤゲート１８で検出する計数値Ｎａは速度
増加検出信号（ＧＦＡＳＴ）を発生するためにＡＮＤゲ
ート１４で検出する計数値（Ｎ。

−ΔＮ）よりも小さく、その程度は回路の規格変更で予
想される計数値（Ｎｏ−ΔＮ）の最小値よりも小さい計
数値Ｎａとしておけばよい。即ち、回路規格の変更で計
数値（Ｎｏ−ΔＮ）を変更しても計数値Ｎａは常にそれ
よりも小ざい値となるように計数値Ｎａの値を決める。

ＡＮＤゲート１８の出力はクリア信号発生部として設け
たＤＦＦ２０ａのＤ端子に与えられる。

ＤＦＦ２０ａのクロック端子ＣＬＫには外部からのクロ
ックが入力されている。このためＤＦＦ２０ａはＡＮＤ
ゲート１８でカウンタ部１０の計数値Ｎａを検出したと
きの出力Ｈを受けてセットされ、Ｑ出力をそれまでのＨ
からＬとして次段に設けた第２のカウンタ部２２をクリ
アする。

ＤＦＦ２０ａに続いて設けられた第２のカウンタ部２２
は、ＤＦＦ２０ａの０出力をクリア端子ＣＬＲに入力す
ると共に、クロック端子ＣＬＫに外部からのクロックを
入力しており、ＡＮＤゲート１８でカウンタ部１０の計
数値Ｎａを検出したときにＤＦＦ２０ａのセットでクリ
アされ、この次の時点からクロックの計数を開始する。

また、第２のカウンタ部２２にはプリセットデータ端子
Ａ、Ｂ、Ｃ，Ｄ、　　・・・が設けられてあり、プリセ
ット回路４２によるプリセットデータ端子Ａ。

Ｂ、Ｃ，Ｄ、　　・・・のＨ又はＬの固定的な設定によ
りプリセット計数値Ｎｂが固定的に設定されている。第
２０カウンタ２２に設定されるプリセット計数値Ｎｂは
、第１のＡＮＤゲート１２で検出する第１のカウンタ部
１０の目標速度に対応した計数値ＮｏからＡＮＤゲート
１８で検出する第１のカウンタ部の計数値Ｎａを差し引
いた値（Ｎ。

−Ｎａ　）となる。

このため第２のカウンタ部２２はＤＦＦ２０ａによるク
リア解除によりクロックの計数を開始し、計数値がプリ
セット計数値Ｎｂに達するとキャリー出力Ｈを生じ、こ
のキャリー出力が第２の目標速度基準信号（ＧＪＵＳＴ
−ＩＩ）となる。

この第２のカウンタ部２２による目標速度基準信号（Ｇ
ＪＵＳＴ−ＩＩ）が機能するのは、モータ回転速度が早
くなってＡＮＤゲート１２で目標速度に対応した計数値
Ｎｏを検出する前にリセット信号Ｒ８Ｔｌにより第１の
カウンタ部１０がクリアされてＡＮＤゲート１２より第
１の目標速度基準信号（ＧＪＵＳＴ）が発生できなくな
った場合であり、このときＡＮＤゲート１２からの目標
速度基準信号（ＧＪＵＳＴ）に代えて第２の目標速度基
準信号（ＧＪＵＳＴ−ｎ）を発生する機能を持つ。

更に、モータ回転速度制御回路１００にはＲ３−ＦＦを
用いたラッチ回路４４、Ｄ−ＦＦ４６゜４８．５０及び
ＡＮＤゲート５２．５４でなる速度制御系が設けられる
。

この速度制御系はリセット信号Ｒ３Ｔ１．Ｒ３Ｔ２及び
第１．第２の目標速度基準信号（ＧＪＵＳＴ）（ＧＪＵ
ＳＴ−ＩＩ）に基づいて制御される。

すなわち、モータ回転速度が目標速度より早くなると、
第１のカウンタ部１０で目標速度に対応した計数値Ｎｏ
に達する前に次のリセット信号Ｒ３Ｔ１が発生してカウ
ンタ部１０がクリアされるため、この場合には第２のカ
ウンタ部２２のキャリー出力として目標速度基準信号（
ＧＪＵＳＴ−■）が得られ、目標速度基準信号（ＧＪＵ
ＳＴ−■）によりＤＦＦ４８がセットされ、ＮＡＮＤゲ
ート５２に対するＱ出力がＬとなる。即ち、Ｒ８Ｔ２が
ＤＦＦ４８をクリアしてからＧＪＵＳＴ−■がＤＦＦ４
８をセットするまでの間は、０出力はＨである。一方、
モータ回転速度が早いときにはＡＮＤゲート１２からの
目標速度基準信号（ＧＪＵＳＴ）が得られないことから
、ラッチ回路４４の０出力はＨとなってＤＦＦ４６をセ
ットしており、ＮＡＮＤゲート５２に対する十〇ＮＴＲ
ＬとしてのＱ出力はＨにある。このためＮＡＮＤゲート
５２の出力ＤＥＣはＲ３Ｔ２からＧＪＵＳＴ−ｎまでの
期間はＬとなり、外部接続されたスイッチ１０２を介し
てチャージポンプ１０４のＣＲ時定数回路のコンデンサ
を放電させ、これにょってモータ回転速度を減速するよ
うになる。一方、モータ回転速度が目標速度より遅い場
合には、カウンタ部１０の計数値ＮＯの検出に基づいて
ＡＮＤゲート１２より目標速度基準信号ＧＪＵｓＴが正
常に出力され、この目標速度基準信号（ＧＪＵＳＴ）に
よりＤＦＦ５０がセットされてＮＡＮＤゲート５４に対
するＣ出力をＨとする。このあとＲ３Ｔ２が来ることに
よりＬになる。一方、ＡＮＤゲート１２からの目標速度
基準信号（ＧＪＵＳＴ）はラッチ回路４４でラッチされ
てラッチ回路４４の０出力が［どなってＤＦＦ４６をク
リアしてＮＡＮＤゲート５４に対する一〇ＮＴＲＬ信号
としてのＣ出力をＨとする。このためＮＡＮＤゲート５
４の出力ＩＮＣがＧＪＵＳＴからＲ５Ｔ２がくるまでの
間りとなり、外部接続されたスイッチ１０２を介してチ
ャージポンプ１０４のＣＲ時定数回路のコンデンサを充
電し、これによってモータ回転速度を増速させる。

更に、ＡＮＤゲート１４で発生した速度増加検出信号（
ＧＦＡＳＴ）及びＡＮＤゲート１６で発生した速度低下
検出信号（ＧＳＬＯＷ＞はアラーム検出回路５６に入力
される。アラーム検出回路５６に対してはリセット信号
Ｒ３Ｔ１及びＲ３Ｔ２も入力されている。このためアラ
ーム検出回路５６は速度増加検出信号（ＧＦＡＳＴ）又
は速度低下検出信号（ＧＳＬＯＷ＞とＲ３Ｔ１．Ｒ３Ｔ
２を比較することにより、外部に対しスピンドルアラー
ム信号を出力するようになる。

第３図は第２図のモータ回転速度制御回路１００に設け
たリセット作成回路３６の一実施例を示した実施例構成
図である。

このリセット作成回路３６は、三相ホール素子人力ＧＨ
１とＧＨ３を入力したＡＮＤゲート５８、ＡＮＤゲート
５８の出力でリセットされると共に三相ホール素子人力
ＧＨ２でセットされるＲ３−ＦＦを用いたラッチ回路６
０、ラッチ回路６０のＣ出力をクロック端子ＣＬＫに入
力したＤＦＦ６２、ＤＦＦ６２のＣ出力をＤ端子に入力
すると共に外部からのクロックをクロック端子ＣＬＫに
入力したＤＦＦ６４、ＤＦＦ６４のＣ出力をＤ端子に入
力すると共に外部からのクロックをタロツク端子ＣＬＫ
に入力したＤＦＦ６６、更にＤＦＦ６０のＣ出力とＤＦ
Ｆ６４のＣ出力をそれぞれ反転入力したＡＮＤゲート６
８とで構成される。更に、リセット作成回路３６の出力
は第２図に示したように、リセットパルスＲ３Ｔ２を発
生するＤＦＦ３８のＤ端子に与えられている。

第４図は第３図のリセット作成回路３６の動作説明図で
ある。

第４図から明らかなように、モータに設けた三相ホール
素子からの入力ＧＨ１〜ＧＨ３はモータ回転周期ｌｎに
対し所定の位相ズレをもって順次発生し、例えば三相ホ
ール素子人力ＧＨ３の２周期分でモータ回転周期Ｔｎが
図示のように与えられる。このような三相ホール素子人
力ＧＨ１〜ＧＨ３に基づきＡＮＤゲート５８からＡＮＤ
ゲート６８の処理動作によりＡＮＤグー１−６８の出力
としてモータ回転周期下ｎに同期して１クロック周期分
のリセット信号Ｒ３Ｔ１が発生され、更にＤＦＦ３８に
よりリセット信号Ｒ３Ｔ１に対し１クロック周期分だけ
遅れたリセット信号Ｒ３Ｔ２が発生される。

次に、第５図の動作説明図を参照して第２図の実施例の
動作を説明する。

まず、目標速度に対しモータ回転速度が早くなったとき
の動作を第５図（ａ）を参照して説明する。

モータ回転速度が早くなると、リセット信号Ｒ３Ｔ１の
発生周期で決まるモータ回転周期Ｔｎが短くなる。これ
に対しＡＮＤゲート１２．１４゜１６で発生する各検出
信号のタイミングは一定周期のクロックをカウンタ部１
０で計数して発生していることから、モータ回転周期Ｔ
ｎが回転速度の増加により短くなっても所定の計数値が
得られたときの一定タイミングで発生する。

第５図（ａ）の場合、カウンタ部１０の計数値が目標速
度に対応した計数値Ｎｏに達する前に次のリセット信号
Ｒ３Ｔ１が発生してカウンタ部１０がクリアされた状態
を示している。このため、カウンタ部］Ｏで最も小さい
計数値Ｎａを計数したときにＡＮＤゲート１８が計数値
Ｎａを検出してＤＦＦ２０ａをセットしてＯ＝Ｌとする
ことで第２のカウンタ部２２のクリアして、第２のカウ
ンタ部２２による計数が開始される。

続いて、カウンタ部１０の計数値が（ＮＯ−ΔＮ）に達
するとＡＮＤゲート１４が速度増加検出信号（ＧＦＡＳ
Ｔ）を発生する。

続いて、次のリセット信号Ｒ８Ｔ１がリセット作成回路
３６より発生されるため、第１のカウンタ部１０はクリ
アされ、ＡＮＤゲート１２による目標速度基準信号（Ｇ
ＪＵＳＴ）の発生及びＡＮＤゲート１６による速度低下
検出信号（ＧＳＬＯＷ）の発生は行なわれない。

クリア解除によりクロックの計数を開始した第２のカウ
ンタ部２２の計数値がプリセット計数値Ｎｂに達すると
キャリー出力として第２の目標速度基準信号（ＧＪＵＳ
Ｔ−ｎ）を発生する。ここで、第２のカウンタ部２２の
プリセット計数値Ｎｂは、本来の目標速度基準信号（Ｇ
ＪＬＪＳＴ）を発生するための計数値Ｎｏから第２のカ
ウンタ２２をクリアするための計数値Ｎａ１即ちＡＮＤ
ゲート１８で検出される計数値Ｎａを差し引いた値とし
て固定的に決められているため、第２のカウンタ２２の
キャリー出力としての第２の目標速度基準信号（ＧＪ！
ＪＳＴ−■）は第１のカウンタ部１０の計数値Ｎｏの検
出に基づく発生できなかった第１の目標速度基準信号（
ＧＪＵＳＴ）の発生タイミングに一致することとなる。

次に、第５図（ｂ）を参照して目標速度に対しモータ回
転速度が遅くなったときの動作を説明する。

モータ回転速度が目標速度に対し遅くなると、第５図（
ｂ）に示すように、リセット信号Ｒ３Ｔ１の発生間隔で
決まるモータ回転周期Ｔｎが長くなる。このため、次の
リセットパルスＲ８Ｔ１が得られる前に第１のカウンタ
部１０が計数値Ｎａ、（Ｎｏ−ΔＮ＞、Ｎ及び（Ｎｏ＋
ΔＮ）に順次達し、それぞれの計数値の検出に基づいて
カウンタクリア、速度増加検出信号（ＧＦＡＳＴ）　、
目１票速度基準信号（ＧＪＵＳＴ）及び速度低下検出信
号（ＧＳＬＯＷ）が順次発生され、第２のカウンタ部２
２からも目標速度基準信号（ＧＪＵＳＴ）と同一タイミ
ングで第２の目標速度基準信号（ＧＪＵＳＴ−ＩＩ＞が
発生される。

第６図は第２図の実施例における第１のカウンタ部１０
及びＡＮＤゲート１２．１４．１６の具体的な実施例を
示した実施例構成図である。尚、−点鎖線の枠内がパッ
ケージ内となり、枠外は外部ピンにより外部接続されて
いる。

まず、第１のカウンタ部１０は分周カウンタ７０、カウ
ンタ７２，７４，７６．７８で構成される。

ここで外部から与えられるクロックの周波数を４．６Ｍ
Ｈｚとすると、分周カウンタ７０はクロックを１／１６
に分周して次段のカウンタ７２に入力する。カウンタ７
２は計数値ｒｌ、２．４゜８」の各ビット出力を生じ、
計数値「８」で次のカウンタ７４にキャリー出力を生ず
る。カウンタ７４は計数値ｒ１６．３２．６４．１２８
ｊのビット出力を有し、計数値ｒ１２８Ｊで次段のカウ
ンタ７６にキャリー出力を生ずる。カウンタ７６は計数
値ｒ２５６，５１２，１０２４，２０４８Ｊの各ビット
出力を生じ、計数値ｒ２０４８Ｊで次段のカウンタ７８
にキャリー出力を生ずる。Ｒ終段のカウンタ７８は計数
値ｒ４０９６Ｊのビット出力を生ずる。カウンタ７２．
７４，７６．７８の各計数値に対応したビット出力はＡ
ＮＤゲート８０．８２，８４．８６．８８及び９０に選
択的に入力される。この実施例にあってはＡＮＤゲート
８８により目標回転速度に対応した計数値Ｎ。

＝４８００の検出出力が取り出され、またＡＮＤゲート
８６でＮｏ　＝４８００より０．５％大きい速度低下検
出のための計数値（Ｎｏ−ΔＮ）＝４８２４の検出出力
が取り出され、更に、ＡＮＤゲート９０により目標速度
に対応した計数値Ｎｏ　＝４８００より０．５％小さい
速度増加検出のための計数値（Ｎｏ−ΔＮ＞＝４７７６
の検出出力が取り出される。

具体的にはＡＮＤゲート８０でカウンタ７２の計数値「
８」とカウンタ７４の計数値ｒ１２８Ｊのビット出力を
入力して両者を加えた計数値１１３６」に対応した出力
を作り出し、またＡＮＤゲート８２でカウンタ７４の計
数値「１６」と「６４」のビット出力を入力して両者を
加えた計数値ｒ８０ｊに対応した出力を取り出し、更に
ＡＮＤゲート５４でカウンタ７６の計数値ｒ５１２Ｊと
カウンタ７８の計数値ｒ４０９６Ｊのビット出力を入力
して両者を加えた計数値ｒ４６０８Ｊの出力を取り出し
ている。これらＡＮＤゲート８０゜８２．８４の出力は
ＡＮＤゲート８６，８８．９０に選択的に入力される。

即ち、ＡＮＤゲート３６にはＡＮＤゲート８０．８２．
８４の出力が入力され、これら３つの論理積により３つ
の計数値を越えたｒ８０＋１３６＋４６０８＝４８２４
Ｊの計数出力を生ずる。またＡＮＤゲート８８にはＡＮ
Ｄゲート８４の出力とカウンタ７４の計数値ｒ６４」　
ｒ１２８Ｊの３つが入力され、これら３つの入力による
計数値を合わせたｒ６４＋１２８＋４６０８＝４８００
Ｊの計数値を検出する。更にＡＮＤゲート９０にはＡＮ
Ｄゲート８０．８４の出力とカウンタ７４の計数値「３
２」のビット出力が入力され、これら３つの入力を加算
したｒ３２＋１３６＋４６０８＝４７７６Ｊの計数値を
検出する。

ＡＮＤゲート８６，８８．９０の各出力は次段のＮＡＮ
Ｄゲート９２，９４．９６に入力され、外部からのクロ
ックとの同期がとられ、ＮΔＮＤゲート９４からはその
まま目標速度基準信号（ＧＪＵＳＴ）が出力され、ＮＡ
ＮＤゲート９２の出力はインバータ９８で反転されて速
度低下検出信号（ＧＳＬＯＷ＞として出力され、またＮ
’ＡＮＤゲート９６の出力はインバータ９つで反転され
て速度増加検出信号（ＧＦＡＳＴ）として出力される。

ここで、第６図の実施例において目標速度基準信号（Ｇ
ＪＵＳＴ）を発生する周期は、外部からのクロック周波
数を４．６ＭＨ２とした場合、（目標計数値ＮＯＸ分周
値）／（クロック周波数）＝　　（６４＋１２８＋５１
２＋４０９６）ｘ１６／　　４．６ｘｌＯ＝　０．０１
６７μＳとなる。よってモータの回転数は、６０ｘ　（１１０，０１６７＞　＝３５９３＝３６０Ｏ
ｒｐｍで与えられる。また速度増加検出信＠（ＧＦＡＳ
Ｔ）及び速度低下検出信号（ＧＳＬＯＷ＞についても目
標回転数に対する上下限を与える比率が定まれば、同様
にして速度増加を検出するための回転数及び速度低下を
検出するための回転数を求めことができる。

一方、第６図の実施例は計数値Ｎｏ　＝４８００に基づ
いて目標速度基準信号（ＧＪＵＳＴ）　、計数値（Ｎｏ
＝ΔＮ）＝４７７６に基づいて速度増加検出信号（ＧＦ
ＡＳＴ）　、更に計数値（Ｎｏ　±ΔＮ）−４８２４に
基づいて速度低下検出信号（ＧＳＬＯＷ）を発生する第
１のカウンタ部１０の具体例を示しているが、第２のカ
ウンタ部２２のクリア解除を行なって計数を開始するた
めの計数値Ｎａの検出については、速度増加検出信号（
ＧＦＡＳＴ）を発生するための計数値（Ｎｏ　−ΔＮ＞
＝４７７６より小さい適宜の計数値を第６図のカウンタ
７２．７４，７６．７８のカウンタ出力をＡＮＤゲート
に入力して作り出すようにすればよい。例えば第６図に
設けたＡＮＤグー１−８４で検出する計数値ｒ４６０８
Ｊを第２のカウンタ２２のクリア解除するための計数値
Ｎｏヒして用いてもよい。

次に、第６図の実施例において回転数３６０Ｏｒｐｍで
与えられる目標速度に対応した計数値Ｎ。

＝４８００を、例えばモータ回転速度４８００ｒｌ）…
を与える目標速度に対応した計数値Ｎ０＝３５９４に変
更する場合には、ＡＮＤゲート８８に対するカウンタ７
２〜７８の計数値ｒ２０４８，１０２４．５１２，８，
２Ｊの４つのビット出力をとりまとめて最終的にＡＮＤ
ゲート８８に入力すればよい。このようにモータ回転速
度４８００ｒｐｍの目標速度を得るために計数値Ｎｏ＝
３５９４に変更した場合には、目標速度に対する上下限
を１０．５％とすると、速度増加を検出するための計数
値（Ｎｏ＝ΔＮ＞＝３５７６、速度低下を検出するため
の計数値（Ｎｏ＋ΔＮ＞＝３６１２となるように、ＡＮ
Ｄゲート９０．８６に対するカウンタ７２〜７８の各ビ
ット出力の入力接続を行なえばよい。

このようなＡＮＤゲート８６．８８．９０で検出する計
数値の変更は第６図で一点鎖線で示す枠の部分にカウン
タ及びＡＮＤゲートの入出力端子の外部ピンが取り出さ
れていることから、外部ピンの外部接続を変更すること
で簡単に対応できる。

またモータ回転速度４８００　ｒｐｍに対応する計数値
Ｎ０＝３５９４に変更した場合、モータ回転数３６０　
Ｏｒｐｍの時の第２図のカウンタ部２２の計数値Ｎｂ＝
１６８（但し、Ｎａ＝４６０８とする）は目標速度を変
更しても同じＮｂ＝１６８のままであり、カウンタ部２
２のクリア解除を行なうための検出値ＮａをＮａ　＝　
（Ｎｏ−ΔＮｉ　（Ｎｂ　＞＝３５７６−１６８＝３４
０８となるように第２図のＡＮＤゲート１８に対するカ
ウンタ部１０からのカウンタ出力の接続を変更すればよ
い。

即ち、目標速度′を変更しても第２のカウンタ部２２の
計数値Ｎｂを変更する必要はない。

［発明の効果］以上説明してきたように本発明によれば、モータ回転速
度が目標速度より速くなって第１のカウンタ部で目標速
度検出信号を発生できなくなった時に、第２の目標速度
検出信号を発生する第２のカウンタ部の計数値を固定的
に定めることができるため、第２のカウンタ部の計数値
（プリセット計数値）を変更するための外部ピンを取り
出す必要がなく、回路部全体をＬＳＩ化した時の外部ピ
ン数を低減でき、パッケージサイズを小型化することが
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図；第２図は本発明の実施例構成図；第３図は第２図のリセット作成回路の実施例構成図；第４図は第３図のリセット作成回路の動作説明図；第５
図は本発明の動作説明図；第６図は第２図の第１のカウンタ部の実施例構成図：第７図は従来回路の構成図；第８図はモータ回転が遅い時の従来の動作説明図；第９
図はモータ回転が早い時の従来の動作説明図である。図中、１０：第１のカウンタ部１２：第１のゲート回路（ＧＪＵＳＴ発生用ＡＮＤゲー
ト）１４：△ＮＤゲート（ＧＦＡＳＴ発生用）１６：ＡＮＤ
ゲート（ＧＳＬＯＷ発生用）１８：第２のゲート回路（
クリア解除用ＡＮＤゲート）２０：クリア信号発生部２０ａ　：　ＤＦＦ２２：第２のカウンタ部（ＧＪＵＳＴ−ｎ用）３６：リ
セット作成回路３８、４Ｂ、　４８．５０．６２．　ｇ４．６６　：　
Ｄ　Ｆ　Ｆ２Ｏ：外部ピン部４２ニブリセット回路４４．６０：ラッチ回路５６：アラーム検出回路５Ｂ、６８，８０，８２，８４，８５，８８，９０　：
　Ａ　Ｎ　Ｄゲート７０：分周カウンタ７２．７４，７６．７８：カウンタ９２．９４，９６：ＮＡＮＤゲート９８．９９：インバータ１００：モータ回転速度制御回路１０２：スイッチ１０４：チャージポンプリセットヱＦ灯コ路め菫カイη虻ヨハ固第４図

Claims

【特許請求の範囲】

（１）モータ１回転毎に発生するリセットパルスにより
クリアされ、次のリセットパルスが得られるまでのあい
だクロックパルスを計数する第１のカウンタ部（１０）
と；該第１のカウンタ部（１０）の計数値が所定の目標速度
に対応する計数値（Ｎｏ）となったことを検出して第１
の目標速度基準信号を発生する第１のゲート回路（１２
）と；を備えたモータ回転速度制御回路に於いて、第２の目標
速度基準信号を発生する所定の計数値（Ｎｂ）を固定的
に設定した第２のカウンタ部（２２）と；前記第１の目標速度基準信号を発生する前記計数値（Ｎ
ｏ）から前記第２のカウンタ部（２２）の固定計数値（
Ｎｂ）を差し引いた計数値（Ｎｏ−Ｎｂ）が前記第１の
カウンタ部（１０）が得られたことを検出する第２のゲ
ート回路（１８）と；該第２のゲート回路（１８）の検
出出力が得られた時にクロックに同期して前記第２のカ
ウンタ部（２２）にクリア信号を出力するクリア信号発
生部（２０）と；を備えたことを特徴とするモータ回転速度制御回路。
（２）前記第１のカウンタ部（１０）と前記第２のゲー
ト回路（１８）との間を接続する接続ピンを外部に取出
し、該第２のゲート回路（１８）により検出する前記第
１のカウンタ部（１０）の計数値を可変設定できるよう
にしたことを特徴とする請求項１記載のモータ回転速度
制御回路。