JPH02273088A - モータ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はモータ制御回路に関し、特に基準クロックをカ
ウントしかつ設定カウント値に達するとそのカウントア
ツプ出力によってリセットされるカウンタを、モータの
回転に応じて出力される周波数発電機（以下、ＦＧ）パ
ルスに応答するトリガパルスによってカウントし、その
カウンタの状態とＦＧパルスに応じてファースト信号ま
たはスロー信号を出力するようにした、いわゆる「速度
ディスクリ」方式のモータ制御回路に関する。

従来の技術 近年、この種の速度ディスクリ方式のモータ制御回路の
一例は、たとえば、ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ
ｘｘｘｘｘｘ等として知られている。このＩＣは、よく
知られているように、外付部品として水晶発振子、抵抗
及びコンデンサを接続するだけで、３相ブラシレスＤＣ
モータが制御できる。

第５図はこの従来技術の速度検知回路部分を示すブロッ
ク図である。図示してないＤＣモータの回転に応じて出
力されるＦＣパルスに応答して、１／２分周器ｌによっ
て、１／２ＦＧの信号が出力される。この１／２ＦＧ信
号の非反転出力及び反転出力はともにディスクリ出力回
路５に入力され、非反転出力はトリガパルス発生器２に
よって、その立ち上がりに応答して、ローレベルとなる
トリガパルスが出力される。このトリガパルスは、ＲＳ
フリップフロップ（以下、”Ｒ３−ＦＦＪ）３のセット
入力として与えられ、このＲ８−ＦＦ３のリセット入力
は、カウンタ４のカウントアツプ信号が与えられる。Ｒ
３−ＦＦ３の非反転出力及び反転出力はともにディスク
リ出力回路５に入力され、反転出力はまたカウンタのリ
セット入力として与えられる。ディスクリ出力回路５で
は、１／２分周器１の１／２ＦＧ信号とＲ８−ＦＦ３の
カウンタリセット信号の時間幅に基づいてファースト信
号またはスロー信号を出力する。

第５図においてモータ（図示せず）が基準速度で回転し
ている場合には、第６図（ａ）に示すように１／２ＦＧ
信号とカウンタリセット信号は、互いに逆になる。従っ
てディスクリ出力回路５からは、基準速度以上で回転し
ていることを表すファースト信号も、基準速度以下で回
転していることを表すスロー信号も出力されず、モータ
の回転はそのときの回転にロックされる。

発明が解決しようとする課題 しかしながら上記のような構成では、何らかの原因で、
モータの回転数が基準速度の２倍になった場合には、第
６図（ｂ）に示すように、カウンタ４のカウント値が’
２０４８Ｊに達するまでの期間に２つのＦＧパルスが入
力される。そうすると、第６図（ｂ）において■および
■で示すように、トリガパルスとリセットパルスが重な
るタイミングが出現する。一方、ディスクリ出力回路５
は、１／２ＦＧ信号とカウンタリセット信号がともにロ
ーレベルの期間だけファースト信号を出力し、１／２Ｆ
Ｇ信号とカウンタリセット信号がともにハイレベルの期
間だけスロー信号を出力する。従って、第６図（ｂ）に
示す倍速回転状態では、ディスクリ出力回路５からは、
ファースト信号とスロー信号とが互いに一定時間ごとに
出力される。この状態では、ファースト信号とスロー信
号とが互いに相殺されてしまい、結果的に基準速度の時
と同じように、ロックされた状態になる。

このような「倍速ロック」の現象は、基準速度の３倍以
上でも同じように生じる。

このような「倍速ロック」が生じると、モータはもはや
基準ないし定格速度に収束しな（なる。

従って、従来技術では、「倍速ロック」状態を検知する
ための付加回路を設け、それによって制御を一旦解除し
、再起動し直すなどの複雑な制御を行う必要があった。

本発明は、上記問題点に鑑み、不所望な「倍速ロック」
を生じない、いわゆる速度ディスクリ方式のモータ制御
回路を提供するものである。

課題を解決するための手段 上記従来の課題を解決するために本発明のモータ制御回
路は、カウンタの状態と１／２ＦＧの信号に基づいて前
記モータが基準速度以上で回転していることを検知する
ため、前記１／２ＦＧ信号の立ち上がりに応答して、ト
リガパルスが入力されたとき、カウンタが動作している
か否かによって高速回転状態かどうか判別する高速検知
回路とモータが基準速度で回転していることを検知する
ため、ファースト信号またはスロー信号により基準クロ
ックをカウントし設定カウント値に達したか否かによっ
てロック状態かどうか判別するロック検知回路を備え、
前記高速検知回路の検知出力でファースト信号のみ出力
し、前記ロック検知回路の検知出力でファースト信号ま
たはスロー信号を出力するように構成されたものである
。

作用 上記構成では、モータの回転速度に応じた周期ないし周
波数のＦＧパルスが出力され、そのＦＧパルスを１／２
分周し、その１／２ＦＧ信号の立ち上がりパルスに応答
してトリガパルスが出力される。トリガパルスは、基準
クロックをそのカウント入力として受けるカウンタをリ
セットする。

カウンタは、基準クロックを一定数、たとえば２’１＝
２０４８カウントすると、そのカウントアツプ信号によ
ってリセットされる。そして、この１／２ＦＧ信号とカ
ウンタの状態によってファースト信号またはスロー信号
がディスクリ出力回路から出力される。たとえば、１／
２ＦＧ信号がローレベルでカウンタがカウント状態であ
ればファースト信号が出力され、１／２ＦＧ信号がハイ
レベルでカウンタがカウント状態でなければスロー信号
が出力される。

高速検知回路は、カウンタのカウント値とＦＧパルスと
に基づいて、モータが基準速度以上で回転していること
を検知する。すなわち、カウンタは’２０４８Ｊカウン
トしたときリセットされるが、この設定カウント値に達
するまでの時間は基準速度で回転しているときにちょう
ど適合するように選ばれている。換言すれば、カウンタ
がカウントアツプするまでには一定時間が必要である。

ところが、モータの回転速度が速くなれば、それに応じ
てＦＣパルスの周波数が高くなり、その周期は短くなる
。従って、そのＦＧパルスに応答するトリガパルスの周
期も短くなり、先のトリガパルスが入力されてから次の
トリガパルスが入力される迄の期間も、基準速度で回転
しているときよりも短（なる。従って、高速検知回路は
、たとえば、トリガパルスが入力されたときにカウンタ
が未だカウントアツプしていなければ、すなわち未だカ
ウント動作中であれば、モータは高速回転状態にあるこ
とを検知する。

高速検知回路が高速回転状態を検知すると、そのときデ
ィスクリ出力回路から出力されるファースト信号のみ出
力し、スロー信号が出力されない。

換言すれば、高速回転状態においては、ディスクリ回路
の出力とは関係無く、ファースト信号のみ出力されるの
で、モータはやがて定格速度に達する。このとき定格速
度近辺に達すると、ディスクリ出力回路から出力される
ファースト信号またはスロー信号により基準クロックを
カウントし設定カウント値に達したか否かによってロッ
ク状態かどうか判別するロック検出回路の出力によって
ディスクリ出力回路から出力されるファースト信号およ
びスロー信号を正常に出力することによって、モータは
定格速度に収束する。

実施例 以下本発明の一実施例のモータ制御回路について、図面
を参照しながら説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図において、１／２分周器１０には、たえず３相
ブラシレスＤＣモータ（図示せず）の回転に応じて、そ
の回転速度に比例する周波数を有するＦＧパルスが与え
られる。１／２分周器１０は、ＦＧパルスを分周して、
１／２ＦＧ信号の非反転出力及び反転出力を出力する。

さらにトリガパルス発生器１２には、この１／２ＦＧ信
号の非反転出力に応答してトリガパルスが出力する。

１／２分周器１０及びトリガパルス発生器１２は、第２
図にその詳細な具体的回路例を示すように、３つのＤフ
リップフロップ（以下、「Ｄ−ＦＦＪ）１１．１３．１
４と、２端子出力インバータ１５とを含む。ＦＣパルス
は、１／２分周器１０としてのＤ−ＦＦ　１１のクロッ
ク人力ＣＬに与えられ、反転出力Ｑは自己のデータ入力
りさして与えられ、１／２ＦＧ信号が得られる。トリガ
パルス発生器１２のＤ−ＦＦ１３．１４のクロック人力
ＣＬには、基準クロックＣＬＫが与えられる。Ｄ−ＦＦ
ＩＩの非反転出力ＱがＤ−ＦＦ１３のデータ人力りに与
えられる。Ｄ−ＦＦ１３．１４の非反転出力Ｑはインバ
ータ１５の入力端子に共通接続される。Ｄ−ＦＦ１３の
反転出力ζは、Ｄ−ＦＦ１４のデータ人力りに与えられ
る。

従って、インバータ１５の出力は、１／２ＦＧ信号の立
ち上がり毎に出力される、第３図（ａ）〜（ｄ）に示す
ようなトリガパルスとなる。

トリガパルスはＲ８−ＦＦ１６を構成するＮＡＮＤゲー
ト１７の一方入力及び高速検知回路２５に与えられる。

ＮＡＮＤゲート１７の他方入力はＮＡＮＤゲート１８の
出力に接続され、ＮＡＮＤゲート１７の出力はＮＡＮＤ
ゲート１８の一方入力に接続される。そして、ＮＡＮＤ
ゲート１８の他方入力はカウンタ２１からのリセットパ
ルスすなわちカウントアツプ信号の出力端子に接続され
る。従って、トリガパルスによってＮＡＮＤゲート１８
の出力すなわちＲ５−ＦＦ１６の反転出力がハイレベル
になると、カウンタ２１がリセットされ、カウンタ２１
は基準クロックＣＬＫ　（第２図）をカウント入力とし
てカウントを開始する。

なお、第２図の回路図では、このＲ８−ＦＦ１６を構成
するＮＡＮＤゲート１７．１８は、３端子出力インバー
タ１９．２０によって構成されている。

カウンタ２１は、カウント値が２”＝２０４８に設定さ
れたカウンタである。カウンタ２１は、第２図に示すよ
うに、１１個のＤ−ＦＦ２２ａ〜２２にの縦続接続によ
って構成される。そして、初段のＤ−ＦＦ２２ａのクロ
ック人力ＣＬには基準クロックＣＬＫが与えられ、この
Ｄ−ＦＦ２２ａの非反転出力Ｑが、次段のＤ−ＦＦのク
ロック入力に与えられ、そのＤ−ＦＦの非反転出力Ｑが
３段目のＤ−ＦＦのクロック入力に与えられ、以下同様
に順次、非反転出力Ｑをクロック人力ＣＬに接続する。

なお、カウンタ２１からのカウントアツプ信号は、イン
バータ２３を経て、第１図に示すリセットパルスとして
、カウンタ２１のリセット入力に与えられる。

さらに、前述のＲ８−ＦＦ１６の出力、すなわちカウン
タリセット信号及びその反転信号と、１／２分周器１０
の出力、すなわち１／２ＦＧ信号及びその反転信号がデ
ィスクリ出力回路２４に与えられる。各出力を共通接続
することによって、ワイアード形式のものとして構成さ
れている。

ディスクリ出力回路２４では、カウンタリセット信号、
１／２ＦＧ信号及びそれらの反転信号に応じて、ファー
スト信号Ｆまたはスロー信号Ｓを出力する。カウンタリ
セット信号および１／２ＦＧ信号がともにハイレベルの
とき、スロー信号Ｓが出力される。また、カウンタリセ
ット信号および１／２ＦＧ信号がともにローレベルのと
き、ファースト信号Ｆが出力される。さらに、カウンタ
リセット信号および１／２ＦＧ信号がローレベル及びハ
イレベル、あるいはその逆のときは、ディスクリ出力回
路２４からはファースト信号Ｆもスロー信号Ｓも出力さ
れない。

ファースト信号は、モータが基準速度以上の回転数で回
転しているときに出力され、減速信号として作用し、他
方スロー信号は基準速度以下で回転しているときに出力
され、加速信号として作用する。従って、ファースト信
号およびスロー信号に基づいて、モータへの印加電圧等
を制御することによって、その回転数を基準ないし定格
速度に収束するようにｉｌ制御し得る。

高速検知回路２５は、第２図に示すように、２つのＤ−
ＦＦ２６，２７および、インバータ２８によって構成さ
れている。Ｄ−ＦＦ２６のクロック人力ＣＬにはトリガ
パルス発生器１２からのトリガパルスが与えられ、また
データ人力りにはＲ８−ＦＦ１６からカウンタリセット
信号の反転出力が与えられる。Ｄ−ＦＦ２６．２７の非
反転出力Ｑはインバータ２８の入力端子に共通接続され
る。Ｄ−ＦＦ２６の反転出力Ｑは、Ｄ−ＦＦ２７のデー
タ人力りに与えられる。よってカウンタリセット信号が
ローレベルのときにトリガパルスが入力された場合にの
み高速検知出力が出力される。

よって、モータ（図示せず）基準速度の２倍以上の回転
数で回転していることを検知するための回路である。

また、第１図のＮＯＲゲート３０は、第２図においては
ディスクリ出力回路２４からのファースト信号Ｆとスロ
ー信号Ｓの出力をインバータ３１゜３２を経て共通接続
することによって、ワイアード形式の構成でインバータ
３３の入力として構成されている。

ロック検知回路３５は、第２図に示すように、ディスク
リ出力回路２４からのファースト信号Ｆとスロー信号Ｓ
の出力をＮＯＲゲート３０に与え、そのＮＯＲゲート３
０からの出力が、６個のＤＦＦ３６ａ〜３６ｆの縦続接
続によって構成されるカウンタ８０のＤ−ＦＦ３６ａ　
〜３６ｆのリセット人力Ｒに与えられるとともに、２つ
のＤ−ＦＦ４５．４６とインバータ４７．４８．４９の
構成によるトリガパルス発生回路８５に与えられる。

上記カウンタ８０のカウント値２Ｂ＝６４に設定された
カウンタである。このカウンタ８０のカウントアツプ出
力は、インバータ３７を介してＲ３ＦＦ８１のインバー
タ３８へ与えられる。一方Ｒ３−ＦＦ８１のインバータ
３９には、ＮＯＲゲート３０からインバータ３４を介し
て与えられる。

Ｒ８−ＦＦ８１のリセット信号出力、すなわち、インバ
ータ３８の出力は、ディスクリ出力回路２４からのファ
ースト信号Ｆまたはスロー信号Ｓの出力の幅が、カウン
タ８１の設定幅より短ければロー出力を出力する。この
時の幅としては、カウンタ２１とカウンタ８１の設定カ
ウント値で決まって（る。よって、基準の±６４／２０
４８−±３．１２５％以下でロー出力となる。

さらに、上Ｈ２Ｒ８−ＦＦ８１のリセット信号出力は、
２つのＤ−ＦＦ４０．４１とインバータ４２の構成によ
るトリガパルス発生回路８４に与えられ、この出力は、
さらにＲ３−ＦＦ８２のインバータ４３の入力に与えら
れる。一方のインバータ４４には、トリガパルス発生回
路８５に含まれるインバータ４７からファースト信号Ｆ
またはスロー信号Ｓの立ち上がりに応じたパルスが与え
られる。

Ｒ３−ＦＦ８２のリセット信号出力とトリガパルス発生
回路８５に含まれるインバータ４９からファースト信号
Ｆまたはスロー信号Ｓの立ち下がりに応じたパルス出力
を共通接続してインバータ５１に与える。また、上記イ
ンバータ４９．５１の出力を共通接続してインバータ５
ｏに与える。

さらに、Ｒ８−ＦＦ８３のインバータ５２の入力にはイ
ンバータ５ｏの出力が与えられ、インバータ５３の入力
にはインバータ５１の出力が与えられる。よって、Ｒ３
−ＦＦ８３のセット信号出力には、ディスクリ出力回路
２４がらのファースト信号Ｆまたはスロー信号Ｓの出力
の幅が、基準の±３．１２５％以内であればロック状態
としてハイレベルを出力する。さらに、この信号は、２
つのＤ−ＦＦ５４，５５およびインバータ５６の構成に
よる、トリガパルス発生回路８６へ与えられる。よって
、ロック検知出力は、ロック状態となったときにのみ出
力する。次に、Ｒ３−ＦＦ６０のセット入力として高速
検知出力がＮＡＮＤゲート６１に与えられ、リセット人
力とじてロック検知出力がＮＡＮＤゲート６２に与えら
れ、出力制御信号としては、リセット信号出力として、
ＮＡＮＤゲート６２より得られる。このとき、出力制御
信号としては、ロック状態となればハイレベルとなり、
高速状態すなわち、基準の回転数の２倍以上となればロ
ーレベルとなる。

さらに、ディスクリ出力回路２４よりファースト信号Ｆ
およびスロー信号Ｓが出力制御回路６５に与えられ、こ
の出力制御回路６５は、上述の出力制御信号によって、
高速状態であれば、ローレベルが与えられ、ファースト
信号ＦＦは強制的にハイレベルとなり、スロー信号ＳＳ
は強制的にローレベルとなり、減速信号のみ作用するた
めモータが減速される。モータが基準速度の３．１２５
％に達すると、出力制御信号がハイレベルとなり、ファ
ースト信号ＦＦはディスクリ出力回路２４より出力され
るファースト信号Ｆと同じとなり、またスロー信号ＳＳ
もディスクリ出力回路２４より出力されるスロー信号Ｓ
と同じになり、回転数を基準ないし定格速度に収束する
ように制御し得る。

なお、第２図の回路図では、上記のＲ８−ＦＦ６０を構
成するＮＡＮＤゲート６１．６２はそれぞれインバータ
６３．６４によって構成されている。また、出力制御回
路６５の構成としては、６個のインバータ６６〜７１に
よる構成のゲート回路である。

動作において、まず第３図（ａ）を参照して、ＤＣモー
タ（図示せず）が基準速度以下で回転しているときにつ
いて説明する。基準速度のときのＦＧパルスの周波数を
ｆ、そのとき出力されているＦＧパルスの周波数をｆｙ
ａとすると、このような低速状態ででは、ｆｖａ＜ｆと
なる。このとき、カウンタ２１は、トリガパルスによっ
てリセットされた後は、１／２ＦＧ信号の立ち下がり迄
の間に’２０４８Ｊをカウントアツプする。すなわち、
低速状態では、ＦＧパルスの周波数ｆｐａが小さ（なり
、従ってそれに応答するトリガパルスの周期が長くなる
ので、カウンタ２１は１／２Ｆ’Ｇ信号の立ち下がり迄
の間にカウントアツプしてしまう。

従って第３図（ａ）で示す低速回転状態では、Ｒ３ＦＦ
１６から出力されるカウンタリセット信号は、カウンタ
２１がトリガパルスでリセットされた後カウントアツプ
するまでの期間ローレベルとなり、残余の期間はハイレ
ベルとなる。従って、１／２ＦＧ信号とカウンタリセッ
ト信号がともに７１イレベルとなる期間が存在し、ディ
スクリ出力回路２４からスロー信号Ｓが出力される。

なお、１／２ＦＧ信号とカウンタリセット信号がともに
ローレベルとなる期間が存在しないのでファースト信号
Ｆは出力されない、また、出力制御信号は初期的にハイ
レベルとするように設定することにより、出力制御回路
６５からも同様に、スロー信号５Ｓ＝Ｓが出力され、フ
ァースト信号ＦＦ＝Ｆは出力されない。

次に、第３図（ｂ）を参照して、モータが基準速度で回
転しているときの動作について説明する。

基準速度で回転しているときには、そのとき出力される
ＦＧパルスの周波数ｆｖａと、基準速度のときのＦＧパ
ルスの周波数ｆとは一致する。従って、１／２ＦＧ信号
の立ち下がりのタイミングとカウンタ２１のカウントア
ツプタイミングとが一致する。従って、第３図（ｂ）に
示す基準ないし定格速度状態では、１／２ＦＧ信号とカ
ウンタリセット信号は、ハイレベルとローレベルが互い
に反転したものとなる。従って、１／２ＦＧ信号とカウ
ンタリセット信号がともにハイレベル又はローレベルと
なる期間は存在せず、ディスクリ出力回路２４からはス
ロー信号Ｓおよびファースト信号Ｆの両方とも出力され
ない。

なお、出力制御信号はロック検知出力のａによって、ハ
イレベルとなっているため、ディスクリ出力回路２４と
出力制御回路６５のファースト信号ＦＦ＝Ｆおよびスロ
ー信号５Ｓ＝Ｓとなり、両方とも出力されない。

次に、第３図（Ｃ）を参照して、モータが基準速度より
も速＜、シかも基準速度の２倍よりも遅く回転している
ときの動作について説明する。この時は、出力されてい
るＦＧパルスの周波数ｆｐａは、基準ないし定格速度で
のＦＣパルスの周波数ｆに対してｆ＜ｆｐａ＜２ｆとな
る。基準速度よりも早（なると、ＦＧパルスの周期が短
くなる。従って、カラン、り２１は、ｒ２０４８Ｊをカ
ウントアツプするまでに１／２ＦＧの立ち下がりが存在
する。

従って、第３図（Ｃ）に示すように、１／２ＦＧ信号お
よびカウンタリセット信号がともにローレベルとなる周
期が生じ、ディスクリ出力回路２４からファースト信号
Ｆが出力される。なお、この時は、１／２ＦＧ信号およ
びカウンタリセット信号がともにハイレベルとなる期間
が生じないため、ディスクリ出力回路２４からスロー信
号Ｓが出力されることはない。

また、出力制御信号はハイレベルのため、出力制御回路
６５からも同様に、ファースト信号ＦＦが出力されスロ
ー信号ＳＳは出力されない。

最後に、第３図（ｄ）を参照して、モータが基準速度の
２倍以上の回転数で回転しているときの動作について説
明する。この時出力されているＦＧパルスの周波数ｆＰ
ａは２ｆより大きくなる。従って、トリガパルスの周期
がさらに短くなる。一方、このような高速状態で（よ、
先に説明したように、ディスクリ出力回路２４からのフ
ァースト信号Ｆおよびスロー信号Ｓが交互に出力されて
いるが、高速検知回路２５からｂの高速検知出力が出力
される事により、出力制御信号がローレベルとなるため
出力制御回路６５からのファースト信号ＦＦはノ１イレ
ヘルとなり、スロー信号ＳＳはローレベルとなり出力さ
れない。このため、モータの回転数が基準ないし２倍以
上の回転状態では、例えば３倍になったときでも、出力
制御回路６５からはファースト信号ＦＦが出力されるの
で、従来技術のような「倍速ロック」は生じない。

以下本発明の第２の実施例について図面を参照しながら
説明する。

第４図は本発明の第２の実施例を示すブロック図である
。同図において、１０は１／２分周器、１２はトリガパ
ルス発生器、１６．６０．９０はＲ１−ＦＦ、２４はデ
ィスクリ出力回路、２５は高速検知回路、３５はロック
検知回路、６５は出力制御回路で、以上は第１図の構成
と同様なものである。

第１図の構成と異なるのは、１／２ＦＧ信号の立ち上が
りに応答する第１トリガパルスと立ち下かりに応答する
第２のトリガパルスを用いて、それぞれに対応する第１
カウンタ２１および第２カウンタ９３をカウントし、こ
の第１および第２カウンタリセツト信号をディスクリ出
力回路２４に与えて、ファースト信号Ｆまたはスロー信
号Ｓを出力する点である。

以上のような構成により、ディスクリ出力回路２４より
、第１および第２カウンタリセ・ソト信号がともにハイ
レベルのとき、スロー信号Ｓが出力される。また、第１
および第２カウンタリセ・ソト信号がともにローレベル
のとき、ファースト信号Ｆが出力される。さらに、第１
および第２カウンタリセツト信号がローレベルおよびノ
１イレベル、あるいはその逆のときは、ディスクリ出力
回路２４からは、ファースト信号Ｆもスロー信号Ｓも出
力されない。

なお、高速検知回路２５．ロック検知回路３５および出
力制御回路６５の、構成および動作については第１の実
施例と同様であり説明は省略する。

また、上述の実施例では、「倍速口・ツク」を避けるた
めに高速検知回路の一例としてカウンタのリセット信号
を用いて、２倍速検知回路を用いた。

しかしながら、高速検知回路で検知するモータ速度は基
準ないし定格速度の１〜２倍までの範囲であればよ（、
カウンタが設定カウント値になるまでの任意のカウント
値に設定してもよい。

また、ロック検知回路のロック幅の一例として±３．１
２５％とした。しかしながら、ロック検知回路のロック
幅としては、上述の高速検知回路での検知速度よりも小
さい範囲で設定すればよい。

さらに、この発明がＤＣモータの制御回路に適用された
ものとして説明したが、この発明はＡＣモータにも同様
に適用できることは言うまでもない。

発明の効果 以上のように本発明のモータ制御回路は、カウンタの状
態と１／２ＦＧ信号に基づいて前記モータが基準速度以
上で回転していることを検知するため、前記１／２ＦＧ
信号の立ち上がりに応答して、トリガパルスが入力され
たとき、カウンタが動作しているか否かによって高速回
転状態かどうか判別する高速検知回路とモータが基準速
度で回転していることを検知するため、ファースト信号
またはスロー信号により基準クロックをカウントし設定
カウント値に達したか否かによってロック状態かどうか
判別するロック検知回路を備え、前記高速検知回路の検
知出力でファースト信号のみ出力し、前記ロック検知回
路の検知出力でファースト信号またはスロー信号を出力
することにより、基準速度の２倍または３倍以上の倍数
回転状態におけるロックが生じないので、従来技術のよ
うな付加回路や複雑な制御なしに、基準ないし定格速度
での安定的な速度制御が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるブロック図、第
２図は第１図に示すブロック図の具体的回路図、第３図
（ａ）はモータが基準速度以下で回転しているときの状
態を示すタイミング図、第３図（ｂ）はモータが基準速
度で回転しているときの状態を示すタイミング図、第３
図（Ｃ）はモータが基準速度から基準速度の２倍の範囲
で回転しているときの状態を示すタイミング図、第３図
（ｄ）はモータが基準速度の２倍以上で回転していると
きの状態を示すタイミング図、第４図は第２の実施例に
おけるブロック図、第５図は従来のモータ制御回路のブ
ロック図、第６図（ａ）および（ｂ）は従来のモータ制
御回路においてモータが基準速度および基準速度の２倍
で回転しているときのそれぞれの状態を示すタイミング
図である。 １．１０・・・・・・１／２分周器、２．１２・・・・
・・トリガパルス発生器、３．１６．６０．９０・・・
・・・Ｒ３−ＦＦ、４，２１．９３・・・・・・カウン
タ、５，２４・・・・・・ディスクリ出力回路、２５・
・・・・・高速検知回路、３５・・・・・・ロック検知
回路、６５・・・・・・出力制御回路、１７．１８，６
１．６２．９１．９２・・・・・・ＮＡＮＤゲート、３
０・・・・・・ＮＯＲゲート。 代理人の氏名　弁理士　粟野重孝　ほか１名第 図 （ａ） （ヒ＝ヒトフ 干ｒＧ　ｅｆ （ＵＮ　Ｌ口ｃｋ） ＬＬ　　　υつ Ｌ　　φ （Ｃ） ｆ＜ｆＦＧ＜２ｆ （トトン ５，Ｑ）

Claims (2)

【特許請求の範囲】
1. （１）基準クロックをカウントし、かつ設定カウント値
   に達するとそのカウントアップ出力によってリセットさ
   れるカウンタを、モータの回転に応じて出力される周波
   数発電機より発生するパルスに応答するトリガパルスに
   よってカウントし、前記周波数発電機より発生するパル
   スとカウンタの状態に応じてファースト信号またはスロ
   ー信号を出力するようにしたモータ制御回路において、
   前記カウンタの状態と周波数発電機から発生するパルス
   とに基づいて前記モータが基準速度以上で回転している
   ことを検知するため、前記トリガパルスが入力されたと
   きカウンタが動作しているか否かによって高速回転状態
   かどうか判別する高速検知回路と、前記ファースト信号
   またはスロー信号に基づいて前記モータが基準速度で回
   転していることを検知するため、前記ファースト信号ま
   たはスロー信号により基準クロックをカウントし設定カ
   ウント値に達したか否かによってロック状態かどうか判
   別するロック検知回路を備え、前記高速検知回路の検知
   出力でファースト信号のみ出力し、前記ロック検知回路
   の検知出力でファースト信号またはスロー信号を出力す
   るようにしたことを特徴とするモータ制御回路。
2. （２）カウンタの構成として、基準クロックをカウント
   しかつ設定カウント値に達するとそのカウントアップ出
   力によってリセットされる２つのカウンタを、モータの
   回転に応じて出力される周波数発電機より発生するパル
   スに応答するトリガパルスによって交互にカウントし、
   前記２つのカウンタの状態に応じてファースト信号また
   はスロー信号を出力するようにした請求項１記載のモー
   タ制御回路。