JPH0721119Y2 - ３相ブラシレスモータ - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、ホール素子や比較回路のオフセットに影響さ
れずにPGパルスを正しいタイミングで生成することがで
きる３相ブラシレスモータに関する。

［従来の技術］ 第３図および第４図は、従来の３相ブラシレスモータの
一例の構成を示すブロック図である。

ステータに固定されたホール素子１は、ロータの所定の
位置に取り付けられたマグネット等よりなるインデック
ス部（いずれも図示せず）を１回転に１回検出し、その
検出信号（インデックス信号）を出力する。この検出信
号は増幅器２により増幅された後、レベルシフト回路３
に入力され、基準電圧発生器４が設定する基準電圧R2を
基準としてレベルシフトされる。

レベルシフト回路３の出力はピークホールド回路５に入
力され、コンデンサ６にそのピーク値がホールドされ
る。このピーク値は増幅器７を介して抵抗８と９よりな
る分圧回路に入力され、分圧される。分圧電圧は比較回
路10の非反転入力端子に入力される。比較回路10の反転
端子には、レベルシフト回路３の出力が入力されてい
る。比較回路10は両入力を比較し、その比較結果を出力
する。

例えば、第５図に示すように、ホール素子１が出力する
検出信号（インデックス信号）のレベルが、何等かの理
由により、インデックス部に対応する部分（図中、基準
レベルR1より大きくなる部分Ｉ）以外の部分Ｂにおいて
高レベルになったとしても、比較回路10の基準電圧R1
（分圧電圧）がピーク値に対応して変化するので、部分
Ｂがインデックス部として誤検出されることがない。従
って、比較回路10の出力ａ（第５図）は、正しいインデ
ックス部を検出したときのみ出力される。

一方、レベルシフト回路３の出力は、比較回路11の非反
転入力端子にも入力されている。この比較回路の反転入
力端子には、基準電圧発生噐４が出力する基準電圧R2が
入力されている。従って、比較回路11の出力ｂは、第５
図に示すように、インデックス信号が基準電圧R2より大
きくなったとき低レベルの信号となる。

比較回路10の出力信号ａと比較回路11の出力信号ｂは、
第４図に示すRSフリップフロップ21のセット端子Ｓとリ
セット端子Ｒに、それぞれ入力される。従って、RSフリ
ップフロップ21はこれらの信号に対応してセットまたは
リセットされ、その出力端子Ｑより、第５図に示す信号
ｋが出力される。この信号ｋはインバータ22,23により
遅延され、信号ｊとされた後、Ｄ型フリップフロップ25
のＤ端子に入力される。Ｄ型フリップフロップ25の端
子には、信号ｂがインバータ24により遅延、反転された
後、入力されている。

従って、Ｄ型フリップフロップ25の端子Ｑより、第５図
に示す信号ｍが、ロータ１回転について１回発生される
PG信号として出力される。

また、第３図の回路により生成された信号a,bを、第６
図に示す回路により処理することによってもPG信号を生
成することができる。

この例の場合、信号ａはRSフリップフロップ31のセット
端子Ｓに、信号ｂはＤ型フリップフロップ32のＤ端子
に、それぞれ入力される。

信号ａによりセットされたRSフリップフロップ31は端子
Ｑより信号ｅ（第７図）を出力し、Ｄ型フリップフロッ
プ33のＤ端子に供給する。Ｄ型フリップフロップ33は信
号ｃ（第７図）をインバータ37により反転した信号の負
エッジでトリガされ、そのときＤ端子に入力されている
信号ｅをラッチする。このラッチ信号の反転出力が信号
ｆ（第７図）として、Ｄ型フリップフロップ33の端子
からＤ型フリップフロップ34のＤ端子に入力される。

Ｄ型フリップフロップ32は、信号ｃの負エッジで信号ｂ
をラッチし、ラッチ信号を端子ＱからRSフリップフロッ
プ31のリセット端子Ｒに出力するとともに、その反転出
力を端子から信号ｄ（第７図）として、Ｄ型フリップ
フロップ34のクロック端子に入力する。Ｄ型フリップ
フロップ34は信号ｄの負エッジで信号ｆをラッチし、ラ
ッチ出力信号ｇ（第７図）をアンド回路38とＤ型フリプ
フロップ35のＤ端子に出力する。

Ｄ型フリップフロップ35は信号ｃの負エッジで信号ｇを
ラッチし、そのラッチ信号をＤ型フリップフロップ36の
Ｄ端子に出力する。Ｄ型フリップフロップ36は、Ｄ型フ
リップフロップ35の端子Ｑからの出力を信号ｃの負エッ
ジでラッチし、その反転出力をアンド回路38に出力す
る。これにより、アンド回路38は、PG信号としての信号
ｈ（第７図）を出力する。

［考案が解決しようとする課題］ しかしながら、第３図と第４図に示した例の場合、第８
図に示すように、インデックス信号にレベルの変化があ
ったり、比較回路11にオフセットがあると、信号ｂの発
生タイミングがずれる問題点がある。

これに対して、第３図と第６図に示した例の場合、この
ようなタイミングのずれは発生しないが、構成が複雑に
なる問題点がある。

本考案はこのような状況に鑑みてなされたもので、簡単
な構成で、タイミングのずれが発生しない３相ブラシレ
スモータを実現するものである。

［課題を解決するための手段］ 本考案の３相ブラシレスモータは、ロータの１回転を検
出する検出手段（ホール素子１）と、検出手段（ホール
素子１）の出力のピーク値をホールドするピークホール
ド手段（ピークホールド回路５）と、ピークホールド手
段（ピークホールド回路５）によりホールドされたピー
ク値に対応した基準電圧を生成する基準電圧生成手段
（抵抗8,9）と、検出手段（ホール素子１）の出力と、
基準電圧生成手段（抵抗8,9）により生成された基準電
圧とを比較する比較手段（比較回路10）と、３相のコイ
ルの少なくとも１つに誘起される逆起電圧を波形整形す
る波形整形手段（比較回路55,56,57）と、波形整形手段
（比較回路55,56,57）が出力する１つの信号を基準クロ
ックとして、比較手段（比較回路10）の出力をラッチす
ることによりロータの回転位置に同期したタイミングで
PGパルスを生成出力するPGパルス生成手段（Ｄ型フリッ
プフロップ51,52,53）とを備えることを特徴とする。

［作用］ 上記構成の３相ブラシレスモータにおいては、少なくと
も１相の逆起電圧を波形整形して得られる信号と、検出
手段の出力を、ピーク値に対応する基準電圧と比較する
ことにより生成された信号とから、PG信号が生成され
る。従って、タイミングずれが発生するおそれがなく、
構成が簡単な３相ブラシレスモータを実現することがで
きる。

［実施例］ 第１図は本考案の３相ブラシレスモータの一実施例の構
成を示すブロック図であり、第３図における場合と対応
する部分には同一の符号を付しており、その説明は繰り
返しになるので適宜省略する。

基準電圧生成手段としての抵抗8,9により、ピーク値に
対応する基準電圧を生成し、インデックス信号をこの基
準電圧と比較して信号ａを生成する回路は、第３図にお
ける場合と同様である。第１図には、第３図におけるコ
ンデンサ６が示されていないが、これはピークホールド
回路５に含めて考えることができる。

３相のコイル54U,54V,54Wの各出力端子は、比較回路55
乃至57（波形整形手段）の反転入力端子に、また、各コ
イルの共通接続端子は、比較回路55乃至57の非反転入力
端子に、それぞれ接続されている。比較回路55と56の出
力は排他的論理和回路58に、排他的論理和回路58と比較
回路57の出力は排他的論理和回路59に、それぞれ接続さ
れている。

これらの排他的論理和回路58,59がFGパルス生成手段を
構成している。

比較回路55乃至57の出力の１つ（実施例の場合比較回路
55の出力）は、インバータ60を介してＤ型フリップフロ
ップ51のクロック端子CKに入力されている。このＤ型フ
リップフロップ51のＤ端子には、比較回路10が出力する
信号ａが入力されている。Ｄ型フリプフロップ51の出力
は、一方の入力に比較回路56の出力が入力されているア
ンド回路52の他方の入力に供給されている。アンド回路
52の出力は、一方の入力に比較回路57の出力が入力され
ているアンド回路53の他方の入力に供給されている。

これらのＤ型フリップフロップ51、アンド回路52,53に
より、PGパルス生成手段が構成されている。

次に、第２図のタイミングチャートを参照してその動作
を説明する。

３相のコイル54U,54V,54Wは、それぞれ電気角が２π/3
ずつ離間したU,V,Wの逆起電圧信号を発生する（第２
図）。これらの逆起電圧信号は比較回路55乃至57に入力
され、波形整形されて、信号Ｕ′,V′,W′となる（第２
図）。これらの信号Ｕ′,V′,W′が排他的論理和回路5
8,59の排他的論理和演算により、ロータの回転速度に対
応したFGパルスが生成される（第２図）。このFGパルス
は１相分のパルス数の３倍の周波数となっている。

比較回路55が出力する信号Ｕ′は、インバータ60を介し
てＤ型フリップフロップ51にクロックとして入力され
る。Ｄ型フリップフロップ51は、クロックの正エッジ
（信号Ｕ′の負エッジ）のタイミングで信号ａをラッチ
し、信号ｐ（第２図）を出力する。この信号ｐは、ロー
タの回転位置に同期して１回転に１回発生し、ホール素
子１や比較回路10等のオフセットにより、発生タイミン
グがずれるようなことがない。すなわち、信号ｐはPG信
号として機能する。

この信号ｐは、アンド回路52により比較回路56の出力信
号Ｖ′との論理積を取ることにより、狭い幅の信号ｑと
することができる。さらにまた、信号ｑをアド回路53に
より比較回路57の出力信号Ｗ′との論理積を取ることに
より、さらに狭い幅の信号ｒとすることができる。

これらの信号p,rもPG信号として機能する。

［考案の効果］ 以上のように、本考案の３相ブラシレスモータによれ
ば、少なくとも１相の逆起電圧を波形整形して得られる
信号と、検出手段の出力を、ピーク値に対応する基準電
圧と比較することにより生成した信号とから、PG信号を
生成するようにしたので、比較手段やホール素子のオフ
セット、あるいは検出手段の出力レベルの変化等により
発生タイミングがずれることがなく、構成も簡単にする
ことができる。

【図面の簡単な説明】

第１図は本考案の３相ブラシレスモータの一実施例の構
成を示すブロック図、第２図は第１図の実施例の動作を
説明するタイミングチャート、第３図、第４図および第
６図は、従来の３相ブラシレスモータの一例の構成を示
すブロック図、第５図は第３図と第４図の例の動作を説
明するタイミングチャート、第７図は第３図と第６図の
例の動作を説明するタイミングチャート、第８図はオフ
セットの影響を説明する波形図である。 １……ホール素子（検出手段）、３……レベルシフト回
路、５……ピークホールド回路（ピークホールド手
段）、8,9……抵抗（基準電圧生成手段）、10……比較
回路（比較手段）、55乃至57……比較回路（波形整形手
段）、21,31……RSフリップフロップ、25,33乃至36,51
……Ｄ型フリップフロップ（PGパルス生成手段）。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ロータの１回転を検出する検出手段と、 前記検出手段の出力のピーク値をホールドするピークホ
   ールド手段と、 前記ピークホールド手段によりホールドされたピーク値
   に対応した基準電圧を生成する基準電圧生成手段と、 前記検出手段の出力と、前記基準電圧生成手段により生
   成された前記基準電圧とを比較する比較手段と、 ３相のコイルの少なくとも１つに誘起される逆起電圧を
   波形整形する波形整形手段と、 前記波形整形手段が出力する１つの信号を基準クロック
   として、前記比較手段の出力をラッチすることにより前
   記ロータの回転位置に同期したタイミングでPGパルスを
   生成出力するPGパルス生成手段とを備えることを特徴と
   する３相ブラシレスモータ。