JP2010252608A - モータ駆動回路 - Google Patents

Abstract

【課題】モータの回転速度のロック精度によらず、速度検出信号の異常を検出可能なモータ駆動回路を提供する。
【解決手段】モータ駆動回路１は、モータ１０の速度検出信号を出力するＦＧアンプ３００と、モータの目標回転速度に基づき設定された第１クロック信号を入力し逓倍された第２クロック信号を出力するＰＬＬ回路５００と、速度検出信号の周期が基準信号の発生期間よりも短くなると減速信号を発生し、速度検出信号の周期が基準信号の発生期間よりも長くなると加速信号を発生する速度ディスクリミネータ１００と、減速信号及び加速信号に基づいて、モータの回転速度が目標回転速度となるようにモータを駆動する駆動回路９００と、速度検出信号の周期が第１クロック信号の周期の所定倍に達すると、速度検出信号が異常であることを示す異常検出信号を発生する異常検出回路２１０と、を備える。
【選択図】図１

Description

本発明は、モータ駆動回路に関する。

モータの回転速度を制御するモータ駆動回路においては、速度ディスクリミネータが用いられることがある（例えば、特許文献１参照）。図８は、速度ディスクリミネータを用いるモータ駆動回路１０００の一例である。

速度ディスクリミネータ１１００には、モータ２０００の目標回転速度に応じたクロック信号ＣＬＫと、モータ２０００の実際の回転速度に応じた周期の速度検出信号ＦＧとが入力される。そして、速度ディスクリミネータ１１００は、クロック信号ＣＬＫに基づいて生成されるパルス幅の基準パルス信号と、速度検出信号ＦＧの周期とを比較し、モータ２０００の実際の回転速度と目標回転速度との差に応じたパルス幅のパルス信号ＳＤＯを出力する。具体的には、例えば、実際の回転速度が目標回転速度よりも高くなり速度検出信号ＦＧの周期が基準パルス信号より短くなると、速度ディスクリミネータ１１００は、モータ２０００の減速を指示するパルス信号ＳＤＯを出力する。一方、実際の回転速度が目標回転速度よりも低くなり速度検出信号ＦＧの周期が基準パルス信号より長くなると速度ディスクリミネータ１１００は、モータ２０００の加速を指示するパルス信号ＳＤＯを出力する。パルス信号ＳＤＯは、速度検出信号ＦＧの周期と基準パルス信号のパルス幅との差に応じた期間だけ出力される。

このパルス信号ＳＤＯは、駆動回路１２００及びロック検出回路１３００に入力される。駆動回路１２００は、パルス信号ＳＤＯに基づいてモータ２０００を駆動する。また、ロック検出回路１３００は、パルス信号ＳＤＯに基づいてモータ２０００がロックされているか否かを検出する。ここでロックとは、モータ２０００の実際の回転速度と目標回転速度との差が所定の範囲内にあることを言う。ロック検出回路１３００は、パルス信号ＳＤＯのパルス幅が所定期間より短い場合、モータ２０００がロック状態にあることを示すロック信号をマイコン等（不図示）へ出力する。

このように、モータ駆動回路１０００は、モータ２０００の回転速度を目標回転速度となるように制御するとともに、モータ２０００がロックされているか否かを、マイコン等へ出力する。

ところで、例えば、速度検出信号ＦＧを生成するための実装パターン（不図示）等が断線すると、速度検出信号ＦＧの周期はほとんど変化しなくなる。このような場合、速度検出信号ＦＧの周期は、基準パルス信号のパルス幅より十分長くなる。そうすると、速度ディスクリミネータ１１００は、モータ２０００を加速させるためのパルス信号ＳＤＯを出力し続ける。このため、モータ２０００は暴走してしまうことがある。

このようなモータ２０００の暴走を防ぐべく、モータ駆動回路１０００には、異常検出回路１４００が設けられている。異常検出回路１４００は、ロック信号が所定期間入力されない場合、つまり、モータ２０００の実際の回転速度と目標回転速度との差が所定範囲より大きい期間が所定期間だけ続いた場合、モータ２０００の駆動を停止させるべく駆動回路１２００を制御する（例えば、特許文献２参照）。

特開２００７−３３６６５３号公報 特開２０００−５０６６５号公報

前述のようなモータ駆動回路１０００では、モータ２０００のロック精度を高くした場合、すなわち、モータ２０００の実際の回転速度と目標回転速度との差の許容範囲を狭くした場合では、ロック精度が低い場合よりロック信号が出力されるまでの時間は長くなる。このため、ロック精度を高くすると異常検出回路１４００が異常を検出するまでの期間も長くする必要がある。したがって、モータ駆動回路１０００では、ロック精度を高くする場合、異常検出期間を短くすることが難しいという問題があった。

本発明は上記課題を鑑みてなされたものであり、モータの回転速度のロック精度によらず、速度検出信号の異常を検出可能なモータ駆動回路を提供することを目的とする。

上記目的を達成するため、本発明の一つの側面に係るモータ駆動回路は、モータの回転速度を検出して得られた速度検出信号と、前記モータの目標回転速度に基づき設定された第１クロック信号と、が入力されて前記モータの回転速度を制御するモータ駆動回路であって、前記第１クロック信号の周期よりも短い周期に逓倍された第２クロック信号を出力するＰＬＬ回路と、前記第２クロック信号をカウントして、前記モータが目標回転速度で回転するときの速度検出信号の周期を示す基準信号を発生する基準信号発生回路と、前記速度検出信号の周期が前記基準信号の発生期間よりも短くなると減速信号を発生し、前記速度検出信号の周期が前記基準信号の発生期間よりも長くなると加速信号を発生する速度制御回路と、前記減速信号及び前記加速信号に基づいて、前記モータの回転速度が目標回転速度となるように前記モータを駆動する駆動回路と、前記速度検出信号の周期が前記第１クロック信号の周期の所定倍に達すると、前記速度検出信号が異常であることを示す異常検出信号を発生する異常検出回路と、を備える。

モータの回転速度のロック精度によらず、速度検出信号の異常を検出可能なモータ駆動回路を提供することができる。

本実施形態に係るモータ駆動回路１を示す回路ブロック図である。 速度ディスクリミネータ１００の具体例を示す回路図である。 速度ディスクリミネータ１００の動作を説明するためのタイミングチャートである。 異常検出回路２１０の具体例を示す回路図である。 保護回路２２０の具体例を示す回路図である。 異常検出回路２１０の動作を説明するためのタイミングチャートである。 保護回路２２０の動作を説明するためのタイミングチャートである。 モータ駆動回路の一例を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＜＜モータ駆動回路１の構成＞＞
図１を参照しつつ、本実施形態に係るモータ駆動回路１について説明する。尚、モータ駆動回路１は集積回路であることとする。また、モータ駆動回路１により駆動されるモータ１０は３相ブラシレスモータであることとする。

モータ駆動回路１は、モータ１０の回転速度に比例する周期のパターン信号ＰＦＧと、第１クロック信号Ｅ＿ＣＬＫとに基づいて、モータ１０を駆動するための駆動信号Ｕ１、Ｕ２、Ｖ１、Ｖ２、Ｗ１、Ｗ２を出力する。
パターン信号ＰＦＧは、モータ１０が回転すると、モータ１０の実装基板上に形成されているパターンコイル３４によって誘起される正弦波状の信号である。パターン信号ＰＦＧは、モータ１０の回転速度の上昇に応じて周期が短くなる。
第１クロック信号Ｅ＿ＣＬＫは、モータ駆動回路１を統括制御するマイコン（不図示）から端子２を介して入力される。第１クロック信号Ｅ＿ＣＬＫは、モータ１０の目標回転速度の上昇に応じて周期の短くなる。

ドライバ２０は、夫々端子８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆを介して駆動信号Ｕ１、Ｕ２、Ｖ１、Ｖ２、Ｗ１、Ｗ２が入力される。ドライバ２０は、モータ１０におけるＵ相コイル、Ｖ相コイル、Ｗ相コイルの夫々に駆動電流を供給するための３相分の吐出側トランジスタ（不図示）と吸込側トランジスタ（不図示）とを含んで構成される。吐出側トランジスタは、駆動信号Ｕ１、Ｖ１、Ｗ１によって選択的に動作する。また、吸込側トランジスタは、駆動信号Ｕ２、Ｖ２、Ｗ２によって選択的に動作する。

以下、モータ駆動回路１の構成について詳述する。
モータ駆動回路１は、ＦＧアンプ３００と、ＰＬＬ回路５００と、速度ディスクリミネータ（ＳＤ）１００と、駆動回路９００と、異常検出回路２１０と、保護回路２２０と、ロック検出回路２３０とを備えている。

ＦＧアンプ３００は、パターン信号ＰＦＧを増幅するとともに方形波に整形して、速度検出信号ＦＧを出力する。ＦＧアンプ３００は、オペアンプ３０１と、シュミットコンパレータ３０２とを備えており、オペアンプ３０１の入力及び出力は端子３ａ、３ｂ、３ｃを介してパターンコイル３４、抵抗３０、３２、コンデンサ３１、３３と接続されている。

ＰＬＬ回路５００は、第１クロック信号Ｅ＿ＣＬＫと同期し、且つ第１クロック信号Ｅ＿ＣＬＫの周期より短い周期の第２クロック信号Ｒ＿ＣＬＫを出力する。ＰＬＬ回路５００は、位相比較器５０１と、ローパスフィルタ（ＬＰＦ）５０２と、電圧制御発振器（ＶＣＯ）５０３と、分周回路５０４とを備えている。

分周回路５０４は、第２クロック信号Ｒ＿ＣＬＫを所定分周し、分周クロック信号Ｓｃを出力する。ここで、分周回路５０４は、第２クロック信号Ｒ＿ＣＬＫを５１２分周するものとする。この場合、分周クロック信号Ｓｃは第２クロック信号Ｒ＿ＣＬＫの５１２倍の周期となる。なお、分周回路５０４の分周比は所定であるが、例えば、マイコンからの指令によって分周比が変更可能なプログラマブル分周器を用いても良い。
位相比較器５０１は、第１クロック信号Ｅ＿ＣＬＫと、分周クロック信号Ｓｃとの位相差に応じたパルス幅の電圧信号Ｓｖ１をＬＰＦ５０２に出力する。
ＬＰＦ５０２は、電圧信号Ｓｖ１を積分した制御電圧Ｓｖ２をＶＣＯ５０３に出力する。ＬＰＦ５０２は、端子５ａを介してコンデンサ５０、５２及び抵抗５１と接続されている。
ＶＣＯ５０３は、制御電圧Ｓｖ２に応じて、第１クロック信号Ｅ＿ＣＬＫの位相と、分周クロック信号Ｓｃの位相とが同期するような第２クロック信号Ｒ＿ＣＬＫを出力する。ＶＣＯ５０３は、端子５ｂを介してコンデンサ５３と接続されている。

このような構成から、ＰＬＬ回路５００は、第１クロック信号Ｅ＿ＣＬＫの１／５１２倍の周期の第２クロック信号Ｒ＿ＣＬＫを出力する。

速度ディスクリミネータ１００は、第２クロック信号Ｒ＿ＣＬＫ及び速度検出信号ＦＧに基づいて、モータ１０の回転速度の加速又は減速を指示する指示信号ＳＤＯを出力する。速度ディスクリミネータ１００の具体的な構成については後述する。

モータ１０のステータの周囲には、ロータの位置を検出するためのホール素子４０ｕ、４０ｖ、４０ｗが互いに電気角１２０度の間隔となるように設置されている。ホール素子４０ｕは互いに逆相の正弦波であるホール信号Ｈｕ１、Ｈｕ２を発生する。同様に、ホール素子４０ｖはホール信号Ｈｖ１、Ｈｖ２を発生し、ホール素子４０ｗはホール信号Ｈｗ１、Ｈｗ２を発生する。ホール信号Ｈｕ１、Ｈｕ２、Ｈｖ１、Ｈｖ２、Ｈｗ１、Ｈｗ２は夫々端子４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆを介して駆動回路９００に入力される。

駆動回路９００は、ホール信号Ｈｕ１、Ｈｕ２、Ｈｖ１、Ｈｖ２、Ｈｗ１、Ｈｗ２及び指示信号ＳＤＯに基づいて、モータ１０の回転速度が目標回転速度となるように駆動信号Ｕ１、Ｕ２、Ｖ１、Ｖ２、Ｗ１、Ｗ２を出力する。駆動回路９００は、積分回路６００と、ＰＷＭ信号生成回路７００と、プリドライバ８００と、ホールアンプ４００と、マトリックス回路４０１とを備えている。

積分回路６００は、指示信号ＳＤＯを積分した出力電圧ＯＰをＰＷＭ信号生成回路７００に印加する。積分回路６００は、オペアンプ６０１を備え、オペアンプ６０１は端子６ｂ、６ｃを介してコンデンサ６２、６３及び抵抗６０、６１と接続されている。

ＰＷＭ信号生成回路７００は、出力電圧ＯＰのレベルに応じたデューティ比のＰＷＭ信号を出力する。尚、本実施形態に係るＰＷＭ信号生成回路７００は、例えば端子７を介して接続されるコンデンサ７０の容量値に応じて発振周波数が決定される三角波発振回路（不図示）と、同三角波発振回路からの出力と出力電圧ＯＰとを比較するコンパレータ（不図示）とを備えている。

ホールアンプ４００は、ホール信号Ｈｕ１、Ｈｕ２を増幅して矩形信号ＨＡｕを出力する。同様に、ホールアンプ４００は、ホール信号Ｈｖ１、Ｈｖ２から矩形信号ＨＡｖを出力し、ホール信号Ｈｗ１、Ｈｗ２から矩形信号ＨＡｗを出力する。
マトリックス回路４０１は、矩形信号ＨＡｕ、ＨＡｖ、ＨＡｗに基づいて、モータ１０の各相のコイルへ電流を供給するタイミングを指定するためのタイミング信号Ｍｕ、Ｍｖ、Ｍｗを出力する。

プリドライバ８００は、ＰＷＭ信号及びタイミング信号Ｍｕ、Ｍｖ、Ｍｗに基づいて、駆動信号Ｕ１、Ｕ２、Ｖ１、Ｖ２、Ｗ１、Ｗ２を出力する。

異常検出回路２１０は、速度検出信号ＦＧ、第１クロック信号Ｅ＿ＣＬＫ及び第２クロック信号Ｒ＿ＣＬＫに基づいて、速度検出信号ＦＧが異常であるか否かを示す異常検出信号ＥＲＲ２を出力する。異常検出回路２１０の具体的な構成については後述する。

保護回路２２０は、異常検出信号ＥＲＲ２と、例えば不図示のクロック生成回路から入力される第３クロック信号Ｔ＿ＣＬＫとに基づいて、停止信号ＳＴＯＰを発生する。停止信号ＳＴＯＰは、異常検出信号ＥＲＲ２が所定時間継続して発生したことが検出されると、駆動回路９００の動作を停止させるために発生する。保護回路２２０の具体的な構成については後述する。

ロック検出回路２３０は、速度ディスクリミネータ１００からの指示信号ＳＤＯに基づいて、モータ１０がロックされているか否かを検出する。具体的には、ロック検出回路２３０は、指示信号ＳＤＯのパルス幅が所定期間より短い場合、モータ１０がロック状態にある場合ことを示すロック信号を、端子８を介してマイコン等（不図示）へ出力する。

ここで、図２及び図３を参照して本実施形態に係る速度ディスクリミネータ１００の具体例について説明する。速度ディスクリミネータ１００は、基準信号発生回路１１０、速度制御回路１２０を備えている。

基準信号発生回路１１０は、速度検出信号ＦＧの変化に基づいたタイミングで、第２クロック信号Ｒ＿ＣＬＫの周期に応じた基準信号Ｐ１、Ｐ２を発生する。
具体的に基準信号発生回路１１０は、分周回路１１１、トリガパルス発生回路１１２、第１カウンタ１１３、第２カウンタ１１４を備えている。
分周回路１１１は、速度検出信号ＦＧの半分の周波数である分周信号１／２ＦＧを出力する。

トリガパルス発生回路１１２は、時刻Ｔ１、Ｔ４に示す様に、分周信号１／２ＦＧの立ち上がりごとにトリガパルス信号ＴＰ１を出力する。また、トリガパルス発生回路１１２は、時刻Ｔ２、Ｔ６に示す様に、分周信号１／２ＦＧの立下りごとにトリガパルス信号ＴＰ２を出力する。つまり、実際の速度検出信号ＦＧの１周期ごとに、トリガパルス信号ＴＰ１とトリガパルスＴＰ２とが交互に出力されることとなる。

第1カウンタ１１３は、トリガパルス信号ＴＰ１をトリガとして、第２クロック信号Ｒ＿ＣＬＫの立ち上がりエッジを、例えば“５１２”（１０進数）だけカウントする回路である。このため、第１カウンタ１１３は、例えば、時刻Ｔ１にカウントを開始してから、カウント値が“５１２”（１０進数）となる時刻Ｔ３までの間、ハイレベルとなる基準信号Ｐ１を出力する。

第２カウンタ１１４は、トリガパルス信号ＴＰ２をトリガとして、第２クロック信号Ｒ＿ＣＬＫの立ち上がりエッジを５１２カウントだけカウントする回路である。このため、第２カウンタ１１４は、第１カウンタ１１３と同様に、時刻Ｔ２にカウントを開始してから、カウント値が“５１２” （１０進数）となる期間だけハイレベルとなる基準信号Ｐ２を出力する。

なお、前述のように、第２クロック信号Ｒ＿ＣＬＫは、第１クロック信号Ｅ＿ＣＬＫの１／５１２の周期を有する。そうすると、第１カウンタ１１３、第２カウンタ１１４は、このような第２クロック信号Ｒ＿ＣＬＫを“５１２” （１０進数）だけカウントするのであるから、第１クロック信号Ｅ＿ＣＬＫの１周期と同一の期間だけ、基準信号Ｐ１、Ｐ２はハイレベルとなる。ここで、モータ１０の目標回転速度に応じた第１クロック信号Ｅ＿ＣＬＫの周期を基準周期とする。このため、基準信号Ｐ１、Ｐ２がハイレベルとなる期間は基準周期と等しくなる。

速度制御回路１２０は、基準信号Ｐ１、Ｐ２に基づいてモータ１０の駆動を指示する指示信号ＳＤＯを出力する。具体的には、速度制御回路１２０は、ＡＮＤ回路１２１と、ＮＯＲ回路１２２と、抵抗Ｒ１、Ｒ２と、ＮＰＮトランジスタＱ１、Ｑ２と、ＰＮＰトランジスタＱ３とを備えている。

ＡＮＤ回路１２１は、基準信号Ｐ１、Ｐ２が共にハイレベルとなる期間に基づいて、ハイレベルのパルス信号Ｐｏ１を出力する。なお、基準信号Ｐ１、Ｐ２が共にハイレベルとなる期間は、速度検出信号ＦＧの周期が基準周期より短い場合に発生する。
ＮＯＲ回路１２２は、基準信号Ｐ１、Ｐ２が共にローレベルとなる期間に基づいて、ハイレベルのパルス信号Ｐｏ２を出力する。なお、基準信号Ｐ１、Ｐ２が共にローレベルとなる期間は、速度検出信号ＦＧの周期が基準周期より長い場合に発生する。

ＮＰＮトランジスタＱ１は、パルス信号Ｐｏ２がハイレベルのときにオンし、ＮＰＮトランジスタＱ２は、パルス信号Ｐｏ１がハイレベルのときにオンする。また、ＮＰＮトランジスタＱ１及び抵抗Ｒ１、Ｒ２はインバータを構成する。ＰＮＰトランジスタＱ３のベースは、前述のインバータの出力に接続されている。このため、時刻Ｔ２〜Ｔ３に示したように、パルス信号Ｐｏ１、Ｐｏ２のうちパルス信号Ｐｏ１のみがハイレベルとなると、指示信号ＳＤＯはローレベルとなる。また、時刻Ｔ５〜Ｔ６に示したように、パルス信号Ｐｏ１、Ｐｏ２のうちパルス信号Ｐｏ２のみがハイレベルとなると、指示信号ＳＤＯはハイレベルとなる。なお、パルス信号Ｐｏ１、Ｐｏ２が共にローレベルとなる場合、指示信号ＳＤＯが出力されるノードはハイインピーダンスとなる。したがって、速度ディスクリミネータ１００からは、前述のようなハイレベル、またはローレベルの指示信号ＳＤＯが出力されることは無い。この結果、駆動回路９００は、モータ１０を加速または減速することなく、モータ１０を一定の回転速度となるよう駆動し続ける。

また、駆動回路９００は、ローレベルの指示信号ＳＤＯに基づいてモータ１０を減速させ、ハイレベルの指示信号ＳＤＯに基づいてモータ１０を加速させる。このため、結果的にモータ１０の実際の回転速度に応じた速度検出信号ＦＧの周期は、第１クロック信号Ｅ＿ＣＬＫの周期である基準周期と一致することとなる。したがって、ローレベルの指示信号ＳＤＯはモータ１０の減速を指示する減速信号となり、ハイレベルの指示信号ＳＤＯはモータ１０の加速を指示する加速信号となる。

図４は、異常検出回路２１０の一実施形態を示す図である。異常検出回路２１０は、速度検出信号ＦＧの周期と、第１クロック信号Ｅ＿ＣＬＫの周期とを比較し、速度検出信号ＦＧが異常か否かを示す異常検出信号ＥＲＲ２を出力する回路である。前述のように、モータ１０は、第１クロック信号Ｅ＿ＣＬＫの基準周期と速度検出信号ＦＧの周期とが一致するように駆動される。このため、速度検出信号ＦＧの周期が基準周期に対して大きくずれている場合、速度検出信号ＦＧが異常であることを検出することが可能となる。

異常検出回路２１０は、エッジ検出回路３０５、カウンタ３０６、及びＤフリップフロップ（Ｄ−ＦＦ）３０７を含んで構成される。
エッジ検出回路３０５は、速度検出信号ＦＧの立ち上がりエッジを検出し、エッジ検出信号ＦＧ＿ＥＧとして出力する。エッジ検出回路３０５は、Ｄ−ＦＦ３１１〜３１３、及びＮＡＮＤ回路３１４を含んで構成される。

Ｄ−ＦＦ３１１のＱ出力は、Ｄ−ＦＦ３１２のＤ入力に入力され、Ｄ−ＦＦ３１２のＱ出力は、Ｄ−ＦＦ３１３のＤ入力に入力される。また、Ｄ−ＦＦ３１１〜Ｄ−ＦＦ３１３の夫々のＣ入力には第２クロック信号が入力される。このため、Ｄ−ＦＦ３１１〜３１３は、速度検出信号ＦＧを第２クロック信号Ｒ＿ＣＬＫに基づいてシフトする３ビットのシフトレジスタとなる。なお、Ｄ−ＦＦ３１１〜３１３は、モータ駆動回路１が起動されると、例えば、パワーオンリセット回路（不図示）等によりリセットされる。

ＮＡＮＤ回路３１４には、Ｄ−ＦＦ３１２のＱ出力と、Ｄ−ＦＦ３１３の反転されたＱ出力（以下、ＱＮ出力）とが入力される。また、Ｄ−ＦＦ３１１〜３１３は、モータ駆動回路１の起動時にリセットされる。このため、モータ駆動回路１の起動時には、ＮＡＮＤ回路３１４から出力されるエッジ検出信号ＦＧ＿ＥＧはハイレベルである。そして、モータ１０の駆動が開始され速度検出信号ＦＧがハイレベルとなると、ハイレベルの速度検出信号ＦＧは、第２クロック信号Ｒ＿ＣＬＫに基づいて順次シフトされる。ハイレベルの速度検出信号ＦＧがＤ−ＦＦ３１２に保持されると、ＮＡＮＤ回路３１４にはハイレベルの信号のみが入力されるため、エッジ検出信号ＦＧ＿ＥＧはローレベルに変化する。また、ハイレベルの速度検出信号ＦＧが、更に第２クロック信号Ｒ＿ＣＬＫに基づいてシフトされ、Ｄ−ＦＦ３１３に保持されると、エッジ検出信号ＦＧ＿ＥＧはハイレベルとなる。つまり、エッジ検出回路３０５は、ハイレベルの速度検出信号ＦＧがＤ−ＦＦ３１２に保持されるタイミングで、速度検出信号ＦＧが立ち上がったことを示すパルス状のエッジ検出信号ＦＧ＿ＥＧを出力する。

カウンタ３０６は、第１クロック信号Ｅ＿ＣＬＫの立ち上がりエッジをカウントする。カウンタ３０６のカウント値は、エッジ検出信号ＦＧ＿ＥＧがローレベルとなるとリセットされる。カウンタ３０６は、Ｄ−ＦＦ３１５〜３１７、ＡＮＤ回路３１８、ＮＡＮＤ回路３１９を含んで構成される。

Ｄ−ＦＦ３１５は、ＱＮ出力がＤ入力に入力される。このため、Ｄ−ＦＦ３１５は、Ｃ入力にハイレベルのパルスが入力される度に、Ｄ−ＦＦ３１５のＱ出力及びＱＮ出力の論理レベルを反転させる１ビットのカウンタとなる。また、Ｄ−ＦＦ３１６、３１７もＤ−ＦＦ３１５と同様の構成であり、Ｄ−ＦＦ３１５、３１６の夫々ＱＮ出力はＤ−ＦＦ３１６、３１７の夫々Ｃ入力に入力されている。したがって、Ｄ−ＦＦ３１５〜３１７は、３ビットのカウンタを構成する。なお、Ｄ−ＦＦ３１５〜３１７の夫々のＱ出力を出力信号ＱＡ１、ＱＢ１、ＱＣ１とする。

ＡＮＤ回路３１８には、ＮＡＮＤ回路３１９からの異常検出信号ＥＲＲ１と、第１クロック信号Ｅ＿ＣＬＫとが入力される。このため、異常検出信号ＥＲＲ１がハイレベルの場合のみ、ＡＮＤ回路３１８は、第１クロック信号Ｅ＿ＣＬＫを出力する。

ＮＡＮＤ回路３１９には、出力信号ＱＡ１〜ＱＣ１が入力される。このため、出力信号ＱＡ１〜ＱＣ１の何れかがローレベルの場合、異常検出信号ＥＲＲ１はハイレベルとなる。一方、出力信号ＱＡ１〜ＱＣ１の全てがハイレベルとなる場合、すなわち、Ｄ−ＦＦ３１５〜３１７からなる３ビットのカウンタにカウント値“７”（１０進数）が格納された場合のみ異常検出信号ＥＲＲ１はローレベルとなる。したがって、カウンタ３０６は、速度検出信号ＦＧの周期が、第１クロック信号Ｅ＿ＣＬＫの基準周期の７倍よりも長い期間である場合に、異常検出信号ＥＲＲ１をローレベルに変化させる。

Ｄ−ＦＦ３０７のＣ入力には、Ｄ−ＦＦ３１１のＱ出力からの出力信号ＦＧ＿Ｓが入力され、Ｄ−ＦＦ３０７のＤ入力にはハイレベルが印加される。また、Ｄ−ＦＦ３０７は、ローレベルの異常検出信号ＥＲＲ１によりリセットされる。このため、Ｄ−ＦＦ３０７がリセットされた状態においては、出力信号ＦＧ＿Ｓがハイレベルとなった場合であっても、ローレベルの異常検出信号ＥＲＲ２が出力され続ける。つまり、エッジ検出回路３０５に入力される速度検出信号ＦＧの周期が第１クロック信号の基準周期の７倍以上である限り、Ｄ−ＦＦ３０７は、ローレベルの異常検出信号ＥＲＲ２を出力し続けることとなる。一方、エッジ検出回路３０５に入力される速度検出信号ＦＧの周期が第１クロック信号の基準周期の７倍より小さい場合、Ｄ−ＦＦ３０７のリセットは解除されるため、出力信号ＦＧ＿Ｓがハイレベルとなるタイミングで異常検出信号ＥＲＲ２はハイレベルとなる。このように、Ｄ−ＦＦ３０７は、速度検出信号ＦＧの周期が第１クロック信号の基準周期の７倍以上である場合、速度検出信号ＦＧが異常であることを示すローレベルの異常検出信号ＥＲＲ２を保持するラッチ回路として動作する。

図５は、保護回路２２０の一実施形態を示す図である。保護回路２２０は、前述のローレベルの異常検出信号ＥＲＲ２が所定期間継続すると、モータ１０の駆動を停止させるための停止信号ＳＴＯＰを出力する。保護回路２２０は、Ｄ−ＦＦ３３０〜３３２、ＡＮＤ回路３３３、ＮＡＮＤ回路３３４、インバータ３３５を含んで構成される。なお、保護回路２２０は、インバータ３３５以外の構成は、前述のカウンタ３０６と同様である。したがって、保護回路２２０は、異常検出信号ＥＲＲ２がローレベルとなった後に、クロック信号Ｔ＿ＣＬＫの立ち上がりエッジが７回入力された場合に、停止信号ＳＴＯＰをハイレベルからローレベルに変化させる。また、駆動回路９００は、ローレベルの停止信号ＳＴＯＰに基づいて、モータ１０の駆動を停止させる。

＜＜モータ駆動回路１の動作＞＞
ここで、モータ１０が駆動されている際に、パターンコイル３４が断線した場合のモータ駆動回路１の動作について説明する。以下の動作例においては、後述する図６における時刻Ｔ１０に、パターンコイル３４が断線したこととする。

まず、パターンコイル３４が正常である場合、パターンコイル３４から出力されるパターン信号ＰＦＧは、モータ１０の回転速度に応じて変化する。そして、速度ディスクリミネータ１００は、パターン信号ＰＦＧが整形された速度検出信号ＦＧの周期が基準周期より短い場合、モータ１０の減速を指示する指示信号ＳＤＯを出力する。一方、速度ディスクリミネータ１００は、速度検出信号ＦＧの周期が基準周期より長い場合、モータ１０の加速を指示する指示信号ＳＤＯを出力する。この結果、駆動回路９００は、モータ１０の実際の回転速度が目標回転速度となるようモータ１０を駆動する。

ここで、モータ１０の実際の回転速度と目標回転速度とが一致している場合、速度検出信号ＦＧの周期と基準周期とは一致する。この場合の異常検出回路２１０の動作の一例を、図６を参照して説明する。

時刻Ｔ０に入力されるハイレベルの速度検出信号ＦＧは、時刻Ｔ０から第２クロック信号Ｒ＿ＣＬＫの立ち上がりエッジが２回入力された時刻Ｔ１に、異常検出回路２１０のＤ−ＦＦ３１２に格納される。このため、エッジ検出信号ＦＧ＿ＥＧは、時刻Ｔ１にローレベルとなる。パルス状のエッジ検出信号ＦＧ＿ＥＧに基づいてカウンタ３０６がリセットされた後、時刻Ｔ２に、第１クロック信号Ｅ＿ＣＬＫがハイレベルとなると、カウンタ３０６のカウント値はインクリメントされ、カウント値は“１”（１０進数）となる。しかしながら、前述の時刻Ｔ１と同様に時刻Ｔ３には、エッジ検出信号ＦＧ＿ＥＧはパルス状に変化する。このため、時刻Ｔ３において、カウンタ３０６のカウント値はリセットされることとなる。また、時刻Ｔ３以降も、前述の時刻Ｔ０〜時刻Ｔ３までの動作が繰り返されることとなる。したがって、カウンタ３０６のカウント値は“７”（１０進数）を超えることは無いため、異常検出回路２１０の異常検出信号ＥＲＲ１、ＥＲＲ２はハイレベルを維持する。このため、駆動回路９００は、速度検出信号ＦＧと、第１クロック信号Ｅ＿ＣＬＫとに基づいて、モータ１０を駆動し続けることとなる。

そして、時刻Ｔ１０にパターンコイル３４が断線すると、パターン信号ＰＦＧのレベルは変化しなくなる。このため、ＦＧアンプ３００は、速度検出信号ＦＧをハイレベルからローレベルへと変化させ、ローレベルを出力し続ける。したがってカウンタ３０６は、リセットされた時刻Ｔ９以降、第１クロック信号Ｅ＿ＣＬＫの立ち上がりエッジに基づいて、カウント値をインクリメントし続ける。そして、時刻Ｔ１１からインクリメントされたカウンタ３０６のカウント値が、時刻Ｔ１２に“７”（１０進数）となると、異常検出回路２１０は、異常検出信号ＥＲＲ１，ＥＲＲ２をローレベルに変化させる。

図７は、異常検出信号ＥＲＲ２がローレベルに変化した場合の保護回路２２０の動作を説明するためのタイミングチャートである。時刻Ｔ１３に異常検出信号ＥＲＲ２がローレベルとなると、保護回路２２０におけるカウンタのリセットは解除されるため、第３クロック信号Ｔ＿ＣＬＫの立ち上がりエッジのカウントが開始される。そして、時刻Ｔ１４に、保護回路２２０のカウンタのカウント値が“７”（１０進数）となると、保護回路２２０は停止信号ＳＴＯＰをローレベルに変化させる。この結果、駆動回路９００はモータ１０の駆動を停止することとなる。

以上、本実施形態のモータ駆動回路１によると、パターンコイル３４が断線等すると、異常検出回路２１０は、第１クロック信号Ｅ＿ＣＬＫの基準周期と、速度検出信号ＦＧの周期とを比較することにより速度検出信号ＦＧが異常であることを検出できる。具体的には、異常検出回路２１０は、速度検出信号ＦＧの周期が例えば基準周期の７倍となると、速度検出信号ＦＧが異常であることを示すローレベルの異常検出信号ＥＲＲ１、ＥＲＲ２を出力する。このように、第１クロック信号Ｅ＿ＣＬＫと、速度検出信号ＦＧとの周期の関係に基づいて速度検出回路ＦＧが異常か否かを検出している。このため、本実施形態では、例えば、ロック検出回路２３０から出力されるロック信号の有無等を考慮し、速度検出信号ＦＧが異常か否かを判定する必要は無い。したがって、本実施形態では、ロック検出回路２３０のロック精度、及びローレベルの異常検出信号ＥＲＲ１、ＥＲＲ２を出力するまでの検出時間を夫々独自に設定可能である。この結果、本実施形態では、ロック精度と、速度検出信号ＦＧの異常検出とを共に高精度にすることが可能である。

また、本実施形態のモータ駆動回路１では、パターンコイル３４が断線等し、ローレベルの速度検出信号ＦＧが入力され続ける場合、速度検出信号ＦＧの周期は基準周期より必ず長くなる。このため、速度ディスクリミネータ１００は、加速信号を出力し続けるため、モータ１０は加速され続けることとなる。しかし、異常検出回路２１０は、モータ１０が暴走するような場合に、ローレベルの異常検出信号ＥＲＲ１、ＥＲＲ２を出力することが可能である。このため、例えば、マイコン等がローレベルの異常検出信号ＥＲＲ１、ＥＲＲ２に基づいて、モータ１０の駆動を停止することができる。

また、本実施形態では、分周回路５０４の分周比（５１２）と、第１カウンタ１１３、第２カウンタ１１４のカウント値（５１２）とが同じ値になるよう設計されている。このため、モータ１０の回転速度が目標回転速度となる場合、第１クロック信号Ｅ＿ＣＬＫの周期と、速度検出信号ＦＧの周期とが一致することとなる。例えば、速度検出信号ＦＧの周期が基準周期のＮ倍になった際に速度検出信号ＦＧが異常であるとする場合、カウンタ３０６のカウント値が“Ｎ”（１０進数）となるとローレベルの異常検出信号ＥＲＲ１、ＥＲＲ２が出力される構成とすれば良い。このように、本実施形態では、第１クロック信号Ｅ＿ＣＬＫの周期と、速度検出信号ＦＧの周期とが一致するため、所望のタイミングで異常検出信号を出力することができる異常検出回路２１０を容易に設計できる。

また、本実施形態の保護回路２２０は、異常検出信号ＥＲＲ２が出力された後、駆動回路９００の動作を停止させるための停止信号ＳＴＯＰを出力する。このため、本実施形態では、パターンコイル３４が断線等した場合であっても確実に、モータ１０の暴走を停止することが可能となる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、本実施形態では分周回路５０４の分周比（５１２）と、第１カウンタ１１３、第２カウンタ１１４のカウント値（５１２）とが同じ値としたが、それに限られるものでは無い。例えば、第１カウンタ１１３、第２カウンタ１１４のカウント値を“１０２４”（１０進数）とすると、速度検出信号ＦＧの周期は、第１クロック信号Ｅ＿ＣＬＫの周期の２倍となる。このような場合であっても、例えば、第１クロック信号Ｅ＿ＣＬＫを２分周した後、本実施形態の異常検出回路２１０に入力することにより、本実施形態と同様に異常検出することが可能となる。

１ モータ駆動回路
１０ モータ
１００ 速度ディスクリミネータ（ＳＤ）
１１０ 基準信号発生回路
１２０ 速度制御回路
２１０ 異常検出回路
２２０ 保護回路
２３０ ロック検出回路
５０３ 電圧制御発振器
５００ ＰＬＬ回路
９００ 駆動回路

Claims (4)

1. モータの回転速度を検出して得られた速度検出信号と、前記モータの目標回転速度に基づき設定された第１クロック信号と、が入力されて前記モータの回転速度を制御するモータ駆動回路であって、
   前記第１クロック信号の周期よりも短い周期に逓倍された第２クロック信号を出力するＰＬＬ回路と、
   前記第２クロック信号をカウントして、前記モータが目標回転速度で回転するときの速度検出信号の周期を示す基準信号を発生する基準信号発生回路と、
   前記速度検出信号の周期が前記基準信号の発生期間よりも短くなると減速信号を発生し、前記速度検出信号の周期が前記基準信号の発生期間よりも長くなると加速信号を発生する速度制御回路と、
   前記減速信号及び前記加速信号に基づいて、前記モータの回転速度が目標回転速度となるように前記モータを駆動する駆動回路と、
   前記速度検出信号の周期が前記第１クロック信号の周期の所定倍に達すると、前記速度検出信号が異常であることを示す異常検出信号を発生する異常検出回路と、
   を備えたことを特徴とするモータ駆動回路。
2. 前記異常検出回路が前記異常検出信号を発生する場合、前記速度制御回路は前記加速信号を発生する
   ことを特徴とする請求項１に記載のモータ駆動回路。
3. 前記第１クロック信号の周期は、前記モータが目標回転速度で回転するときの前記速度検出信号の周期と同一である
   ことを特徴とする請求項１又は２に記載のモータ駆動回路。
4. 前記異常検出信号が所定時間継続して発生したことを検出し、前記駆動回路の動作を停止させるための停止信号を発生する保護回路、
   を更に備えたことを特徴とする請求項１乃至３の何れかに記載のモータ駆動回路。

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