JP2007336653A - モータの速度制御回路 - Google Patents

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Abstract

【課題】
速度ディスクリミネータ方式のブラシレスモータの速度制御回路では、設定速度を低速にした場合、速度制御信号の出力頻度が低下する。その結果、低速領域における速度制御の精度が低下していた。
【解決手段】
速度ディスクリ回路6において、FG信号S2を逓倍した逓倍信号S3を基準クロックとして用いる。この場合、カウントされる外部クロックECLKの周波数は、逓倍回路5の逓倍率を変化させることにより自由に設定できる。したがって、設定速度によらず、精度の高い速度制御が可能となる。
【選択図】 図1

Description

本発明は、モータの速度制御回路に関し、特に、速度ディスクリミネータ方式のモータの速度制御回路に関する。
速度ディスクリミネータ方式のモータの速度制御回路は、簡単な回路構成で、モータをディジタル制御できる速度制御回路であり、プリンタ、コピー機等の事務機器を中心に用いられている。
一般に、速度ディスクリミネータ方式では、フィードバックループが形成され、モータは、高精度に速度制御される。具体的には、先ず、モータの回転速度が検出される。次に、該回転速度に比例した周波数のFG(Frequency Generator)信号が出力される。次に、該FG信号の周波数は、基準クロックの周波数を基に、カウンタにより計測される。尚、この基準クロックの周波数は、モータの設定速度に応じて調整される。次に、前記カウンタにより計測されたカウント値と、前記カウンタの規定カウントと、の差に応じて、モータの加速命令、または減速命令が出力される。そして、これらの命令を受けたモータの回転速度が再度検出され、上記の動作が繰り返されることで、モータは、定回転制御される。
図7は、従来技術に係る速度ディスクリ回路のブロック図を示す。また、図8は、従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
先ず、前記FG信号FGは、1/2分周31に入力されて、1/2の周波数の1/2FG信号1/2FGに変換される。次に、1/2FG信号1/2FGは、トリガパルス発生器32に入力される。そして、該トリガパルス発生器32において、前記1/2FG信号1/2FGが立ち上がるとトリガパルスT1(立上がりパルス)が出力され、前記1/2FG信号1/2FGが立ち下がるとトリガパルスT2(立下りパルス)が出力される。次に、第1カウンタ33において、前記トリガパルスT1により、前記基準クロックCLKが前記規定化カウント値でカウントされたパルス信号P1が出力される。また、第2カウンタ34において、トリガパルスT2により、前記パルス信号P1と同じパルス幅のパルス信号P2が出力される。次に、出力回路のANDゲート36から、前記パルス信号P1及び前記パルス信号P2が「H」の時間にファスト信号F(減速命令)としてパルス電圧信号が出力される。また、出力回路のNORゲート35から、前記パルス信号P1及び前記パルス信号P2が「L」の時間に、スロー信号S(加速命令)としてパルス電圧信号が出力される。
関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開2001−282046
モータの設定速度は、前記基準クロックの周波数によって切り替えられていた。すなわち、前記基準クロックの周波数が低く設定されると、前述のパルス幅は長くなるため、設定速度は低速に切り替わる。一方、前記基準クロックの周波数が高く設定されると、前述のパルス幅は短くなるため、設定速度は高速に切り替わる。
しかしながら、従来技術に係るモータの速度制御回路では、設定速度を低速にした場合、速度制御の精度が低下していた。
図9は、図8の場合に比べて、設定速度を2倍にした場合のタイミングチャートを示す。前述した様に、前記FG信号FG、及び前記1/2FG信号1/2FGの周波数は、モータの回転速度に比例する。したがって、モータが略2倍の回転速度で回転しているとき、前記FG信号FG、及び前記1/2FG信号1/2FGの周波数も略2倍となる。ところで、前記ファスト信号F、及び前記スロー信号Sは、前記FG信号FGの1周期につき1回出力される。したがって、図9における単位時間当りの前記ファスト信号F、及び前記スロー信号Sの出力頻度は、図8の2倍となる。
一方、図10は、図8の場合に比べて、設定速度を1/2倍にした場合のタイミングチャートを示す。この場合、前記FG信号FG、及び前記1/2FG信号1/2FGの周波数も略1/2倍となる。したがって、図10における単位時間当りの前記ファスト信号F、及び前記スロー信号Sの出力頻度は、図8の1/2倍となる。
すなわち、前記ファスト信号F、及び前記スロー信号Sが出力される頻度は、設定速度と比例する。このため、設定速度が低速の場合、前記ファスト信号F、及び前記スロー信号Sが出力される頻度が減少するため、速度制御の精度が低下していた。
上記に鑑み、本発明に係るモータの速度制御回路は、モータの回転速度を検出して、該回転速度に比例する周波数の回転速度信号を出力する検出回路と、前記回転速度信号の周波数を逓倍して、逓倍信号を出力する逓倍回路と、前記モータの設定速度に応じて設定される外部クロック信号の周波数を、前記逓倍信号を基準クロックとして使用し、カウントするカウンタと、前記カウントのカウント値と、規定カウント値と、の差に応じて、前記モータの速度制御信号を出力する論理ゲート回路と、を備えることを特徴とする。
また、前記外部クロック信号の周波数は、前記設定速度時における前記回転速度信号の周波数に比例するように設定されることを特徴とする。
また、前記外部クロック信号の周波数は、前記逓倍手段における逓倍率に比例することを特徴とする。
また、前記逓倍回路は、PLL回路により構成され、前記逓倍率は、前記PLL回路の分周値により設定されることを特徴とする。
また、前記外部クロックの周波数は、前記設定速度時における前記回転速度信号の周波数と前記逓倍率とを乗じた値と、前記外部クロックの周波数と前記規定カウント値とを乗じた値と、が等しくなるように設定されることを特徴とする。
また、前記モータは、前記速度制御信号に基づき回転速度が変化し、前記速度制御信号は、前記変化後の回転速度に応じて出力されることを特徴とする。
本発明に係るモータの速度制御回路では、ファスト信号F、及びスロー信号Sは、外部クロックの1周期につき1回出力される。このため、ファスト信号F、及びスロー信号Sの出力頻度を正確に設定することができる。
また、設定速度と、ファスト信号F、及びスロー信号Sの出力頻度とが、完全に比例関係となるため、設定速度対応した、ファスト信号F、及びスロー信号Sの出力頻度を正確に設定することができる。
また、逓倍率を変更することにより、設定速度を低速にした場合でも、ファスト信号F、及びスロー信号Sの出力頻度が減少しないようにできる。
また、逓倍回路をPLL回路にすることにより、逓倍率を正確に設定することができる。
また、フィードバックループにより、モータは精度良く定回転制御される。
以下、本発明に係るモータの速度制御回路について、図面を参照しながら詳細に説明する。
図1は、第1の実施形態に係るモータの速度制御回路のブロック図を示す。
モータ1は、コイルCU、コイルCV、及びコイルCWの3相の駆動コイルを有する。前記モータ1は、モータドライブ2から、前記コイルCU、前記コイルCV、及び前記コイルCWに電流が供給されて駆動する。
先ず、前記モータ1の回転速度に比例した周波数のFGパターンS1が、FGアンプ3及びヒステリシスアンプ4において、パルス電圧のFG信号S2に変換される。
次に、前記FG信号S2は、逓倍回路5により周波数を逓倍されて、逓倍信号S3に変換される。該逓倍回路5として、例えば、図2に示すように、PLL(Phase Locked Loop)回路が用いられる。PLL回路は、位相比較器21、低域フィルタ22、電圧制御発振器23、及び分周器24の帰還ループにより構成され、前記FG信号S2の位相に前記電圧制御発振器23の出力を前記分周期24で分周した信号の位相が同期するように働く。すなわち、前記位相比較器21は、前記FG信号S2と、前記電圧制御発振器23の出力を前記分周期24で分周した信号との位相差を比較して、該位相差に応じた出力を前記低域フィルタ22に入力する。次に、該低域フィルタ22は、前記位相比較器21からの出力を直流電圧にフィルタリングし、前記電圧制御発信器23への制御電圧として入力する。ここで、該電圧制御発振器23は、制御電圧によって出力周波数が変化する発振回路である。次に、該電圧制御発振器23の出力信号は、前記分周器24へ入力される。ここで、該分周器24は、プログラマブル分周器であり、前記電圧制御発振器23の発振周波数を、不図示のマイコンからの指令による分周比で分周する。そして、斯かる逓倍回路5の逓倍率は、この分周比によって設定される。例えば、前記分周器24の分周比が1/2048の場合、前記逓倍回路5の逓倍率は2048倍となる。このとき、前記逓倍回路6に250Hzの前記FG信号S2が入力されると、前記逓倍回路5から、512kHzの前記逓倍信号S3が出力される。
次に、速度ディスクリ回路6には、前記逓倍信号S3と、外部クロックECLKとが入力される。そして、前記外部クロックECLKの周波数は、前記逓倍信号S3を基準クロックとしてカウントされる。そして、このカウント値と、前記速度ディスクリ回路6の規定カウント値との差に応じて、前記速度ディスクリ回路6から、前記モータ1を速度制御するパルス電圧信号S4が出力される。
ここで前記外部クロックECLKの周波数は、前記モータ1の設定速度と、前記逓倍回路5の逓倍率と、前記速度ディスクリ回路6の規定カウント値と、に応じて設定される。具体的には、前記外部クロックECLKの周波数は、設定速度における前記FG信号S2の周波数と逓倍率とを乗じた値が、前記外部クロックECLKの周波数と規定カウントとを乗じた値に等しくなるように設定される。
例えば、前記モータ1が、前記FG信号S2の周波数が250Hzとなる速度で回転するように設定されたとする。また、前記速度ディスクリ回路6の規定カウント値は、512カウントとする。
このとき、前記逓倍回路5の逓倍率が、512倍に設定されると、前記外部クロックECLKの周波数は、前記FG信号S2の周波数と同じ250Hzとなるように設定される。一方、前記逓倍回路5の逓倍率が、2048倍に設定されると、前記外部クロックECLKの周波数は、前記FG信号S2の周波数の4倍の1kHzとなるように設定される。
図3は、本実施形態に係る前記速度ディスクリ回路6のブロック図を示す。また、図4は、該速度ディスクリ回路6のタイミングチャートを示す。
先ず、前記外部クロックECLKは、1/2分周31に入力されて、1/2の周波数の1/2外部クロック1/2ECLKに変換される。次に、該1/2外部クロック信号1/2ECLKは、トリガパルス発生器32に入力される。そして、該トリガパルス発生器32において、前記1/2外部クロック信号1/2ECLKが立ち上がると、トリガパルスET1が出力される。また、前記1/2外部クロック信号1/2ECLKが立ち下がると、トリガパルスET2が出力される。次に、第1のカウンタ33において、前記トリガパルスET1により、前記規定カウント値で基準クロックをカウントしたパルス信号FGP1が出力される。また、第2のカウンタ34において、前記トリガパルスET2により、前記規定カウント値で前記基準クロックをカウントしたパルス信号FGP2が出力される。次に、出力回路のNORゲート35から、前記パルス信号FGP1、及び前記パルス信号FGP2が「L」の時間に、ファスト信号F(減速命令)が出力される。また、出力回路のANDゲート36から、前記パルス信号FGP1、及び前記パルス信号FGP2が「H」の時間に、スロー信号S(加速命令)が出力される。
すなわち、本発明では、前記ファスト信号F、及び前記スロー信号Sは、前記外部クロックECLKの1周期に1回出力される。このため、前記モータ1の回転速度が低速に設定されても、前記逓倍回路5の逓倍率を大きくすれば、前記ファスト信号F、及び前記スロー信号Sの出力頻度は低下しない。例えば、前記モータが、前記FG信号の周波数が250Hzとなる速度で回転するように設定されたとする。また、前記速度ディスクリ回路6の規定カウントは、512カウントとする。このとき、前記逓倍回路5の逓倍率が、2048倍に設定されると、前記外部クロックECLKの周波数は、前記FG信号S2の周波数の4倍の1kHZとなり、前記ファスト信号F、及び前記スロー信号Sは、前記FG信号S2の1周期に4回出力される。このため、前記FG信号S2の周波数が小さくても、精度の高い回転数制御が可能となる。
以下、前記速度ディスクリ回路6から出力された、前記前記ファスト信号F、及び前記スロー信号Sからなるパルス電圧信号S4に基づく、モータの駆動回路について、図1を参照して説明する。
先ず、前記パルス電圧信号S4は、外付けされた設定用抵抗R1に応じて、パルス電流信号S5に変換される。
次に、前記パルス電流信号S5は積分回路7に入力される。該積分回路7は、オペアンプ8、コンデンサC1、コンデンサC2、及び抵抗R2により構成されている。そして、該積分回路7において、前記パルス電流信号S5は、前記コンデンサC1、及び前記コンデンサC2を充放電して、直流電圧信号S6に変換される。
次に、前記直流電圧信号S6は、PWM駆動回路9に入力される。そして、図5に示すように、該PWM駆動回路9は、前記直流電圧信号S6と、予め設定された基準信号S7とに従い、PWM信号S8を出力する。尚。前記PWM信号S8の周波数は、コンデンサC3により設定される。
ここで、ホール素子HU、ホール素子HV、及びホール素子HWは、前記モータ1のロータの位置情報に基づき、位相のずれた電圧波形S9をそれぞれ発生する。そして、該電圧波形S9は、ホールアンプ10において増幅され、さらにマトリックス回路11で増幅、合成される。そして、前記マトリックス回路11から、常に前記モータ1に必要な回転方向に力が加わるように、それぞれ位相がずれた相切替信号S10が出力される。
そして、プリドライバ12は、入力された前記PWM信号S8及び前記相切替信号S10に従い、前記モータ1を定速回転制御する信号を前記モータドライブ2に出力する。
以上、本発明に係るモータの速度制御回路では、前記逓倍回路5の逓倍率により、前記ファスト信号F、及び前記スロー信号Sの出力頻度を設定することができる。したがって、前記モータ1の回転速度が低速に設定された場合でも、精度の高い回転数制御が可能となる。
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、本実施形態では、前記逓倍回路5としてPLL回路が用いられた。しかしながら、逓倍回路は、PLL回路に限定されず、FG信号の周波数を逓倍する機能を有すれば、他の逓倍回路でも同様に適用できる。
また、前記速度ディスクリ回路6から出力された前記パルス電圧信号S4に基づく、前記モータ1の駆動回路は、本実施形態に限定されず、どの様な構成であってもよい。例えば、図6は、他の実施形態に係る速度制御回路のブロック図を示す。前述した実施形態と同様に、速度ディスクリ回路6から、パルス電圧信号S4が出力される。次に、前記パルス電圧信号S4は、チャージポンプ回路13に入力される。該チャージポンプ回路13は、前記パルス電圧信号S4に従い、積分回路14を構成するコンデンサC4、及びコンデンサC5にパルス電流信号S11を充放電する。そして、前記積分回路14から、前記パルス電流信号S11に応じた直流電圧信号S12が出力される。その後、前述した実施形態と同様に、前記モータ1はPWM制御される。
本発明の一実施形態に係る速度制御回路のブロック図を示す。 逓倍回路のブロック図を示す。 本発明に係る速度ディスクリ回路のブロック図を示す。 本発明に係る速度ディスクリ回路のタイミングチャートを示す。 本発明の実施形態に係るPWM駆動回路の波形図を示す。 本発明の他実施形態に係る速度制御回路のブロック図を示す。 従来技術に係る速度ディスクリ回路のブロック図を示す。 従来技術に係る速度ディスクリ回路のタイミングチャートを示す。 従来技術に係る速度ディスクリ回路のタイミングチャートを示す。 従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
符号の説明
1 モータ
2 モータドライブ
3 FGアンプ
4 ヒステリシスアンプ
5 逓倍回路
6 速度ディスクリ回路
7 積分回路
8 オペアンプ
9 PWM駆動回路
10 ホールアンプ
11 マトリックス回路
12 プリドライバ
13 チャージポンプ回路
14 積分回路
21 位相比較器
22 低域フィルタ
23 電圧制御発振器
24 分周器
31 1/2分周
32 トリガパルス発生器
33 第1カウンタ
34 第2カウンタ
35 NORゲート
36 ANDゲート
S1 FGパターン
S2 FG信号
S3 逓倍信号
S4 パルス電圧信号
S5 パルス電流信号
S6 直流電圧信号
S7 基準信号
S8 PWM信号
S9 電圧波形
S10 相切替信号
ECLK 外部クロック

Claims (6)

  1. モータの回転速度を検出して、該回転速度に比例する周波数の回転速度信号を出力する検出回路と、
    前記回転速度信号の周波数を逓倍して、逓倍信号を出力する逓倍回路と、
    前記モータの設定速度に応じて設定される外部クロック信号の周波数を、前記逓倍信号を基準クロックとして使用し、カウントするカウンタと、
    前記カウントのカウント値と、規定カウント値と、の差に応じて、前記モータの速度制御信号を出力する論理ゲート回路と、を備えることを特徴とするモータの速度制御回路。
  2. 前記外部クロック信号の周波数は、前記設定速度時における前記回転速度信号の周波数に比例するように設定されることを特徴とする請求項1に記載のモータの速度制御回路。
  3. 前記外部クロック信号の周波数は、前記逓倍手段における逓倍率に比例することを特徴とする請求項1に記載のモータの速度制御回路。
  4. 前記逓倍回路は、PLL回路により構成され、
    前記逓倍率は、前記PLL回路の分周値により設定されることを特徴とする請求項3に記載のモータの速度制御回路。
  5. 前記外部クロックの周波数は、前記設定速度時における前記回転速度信号の周波数と前記逓倍率とを乗じた値と、前記外部クロックの周波数と前記規定カウント値とを乗じた値と、が等しくなるように設定されることを特徴とする請求項3に記載のモータの速度制御回路。
  6. 前記モータは、前記速度制御信号に基づき回転速度が変化し、
    前記速度制御信号は、前記変化後の回転速度に応じて出力されることを特徴とする請求項1に記載のモータの速度制御回路。
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* Cited by examiner, † Cited by third party
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JP2009261225A (ja) * 2008-03-19 2009-11-05 Rohm Co Ltd 周波数同期ループ回路、速度ディスクリミネータ回路、モータ駆動装置
JP2010252608A (ja) * 2009-04-20 2010-11-04 Sanyo Electric Co Ltd モータ駆動回路

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