JP2015226449A - モータ駆動装置 - Google Patents

Abstract

【課題】信号線の追加を要さずにモータが定常回転しているか否かを判定する。【解決手段】モータ駆動装置２１は、加速信号ＳＵと減速信号ＳＤの入力を受けてドライバ制御信号Ｓ１０を生成する制御回路１００と、ドライバ制御信号Ｓ１０に応じてモータ駆動信号Ｓ３を生成する駆動回路２００と、加速信号ＳＵと減速信号ＳＤの入力パターンを監視してモータ回転数が所望の目標回転数で安定しているか否かを判定するフェーズロック判定回路５００と、を有する。【選択図】図２

Description

本発明は、モータ駆動装置に関する。

モータドライバＩＣの外部に設けられたＰＬＬ［phase locked loop］回路を用いて、モータ回転数を所望の目標回転数に合わせ込むための位相同期制御（ＰＬＬ制御）を行うアプリケーションでは、ＰＬＬ回路からモータドライバＩＣに対して加速信号と減速信号しか与えられない場合がある。

なお、本発明に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１２−１２０３３８号公報

上記のアプリケーションにおいて、モータが定常回転しているか否か（例えば、モータ回転数が目標回転数に到達したタイミングや、モータ回転数が目標回転数から外れたタイミング）をモータドライバＩＣ側で知る必要がある場合には、ＰＬＬ回路からモータドライバＩＣに対してフェーズロック信号（モータ回転数と目標回転数とが一致しているか否かを示す信号）を与える必要がある。

しかし、ＰＬＬ回路からモータドライバＩＣに対してフェーズロック信号を与えるためには信号線の追加が必要となるので、部品点数の増大や基板面積の大型化が招かれる。また、ＰＬＬ回路とモータドライバＩＣを繋ぐインタフェイスの仕様によっては、信号線の追加自体がそもそも非現実的な場合もあり得る。

本発明は、本願の発明者により見出された上記の問題点に鑑み、信号線の追加を要さずにモータが定常回転しているか否かを判定することのできるモータ駆動装置を提供することを目的とする。

上記目的を達成するために、本発明に係るモータ駆動装置は、加速信号と減速信号の入力を受けてドライバ制御信号を生成する制御回路と、前記ドライバ制御信号に応じてモータ駆動信号を生成する駆動回路と、前記加速信号と前記減速信号の入力パターンを監視してモータ回転数が所望の目標回転数で安定しているか否かを判定するフェーズロック判定回路と、を有する構成（第１の構成）とされている。

なお、第１の構成から成るモータ駆動装置において、前記フェーズロック判定回路は、前記入力パターンを監視するために前記加速信号の連続入力回数と前記減速信号の連続入力回数を各々カウントする構成（第２の構成）にするとよい。

また、第２の構成から成るモータ駆動装置において、前記フェーズロック判定回路は、前記加速信号のパルスエッジをｘ回連続で検出した後に、前記減速信号のパルスエッジをｙ回連続で検出し、さらにその後、前記加速信号のパルスエッジをｚ回連続で検出したときに、前記モータ回転数が前記目標回転数に到達したと判定してフェーズロック判定信号をフェーズロック時の論理レベルに切り替える構成（第３の構成）にするとよい。

また、第３の構成から成るモータ駆動装置において、前記フェーズロック判定回路は、前記モータ回転数が前記目標回転数に到達したと判定した後、所定の遅延時間が経過してから前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替える構成（第４の構成）にするとよい。

また、第３または第４の構成から成るモータ駆動装置において、前記フェーズロック判定回路は、前記モータ回転数が前記目標回転数に到達したと判定した後、モータ回転数信号が安定していることを確認してから前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替える構成（第５の構成）にするとよい。

また、第３〜第５いずれかの構成から成るモータ駆動装置において、前記フェーズロック判定回路は、前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替えた後、前記加速信号または前記減速信号のパルスエッジをａ回連続で検出したときに、前記モータ回転数が前記目標回転数から外れたと判定して前記フェーズロック判定信号をフェーズロック解除時の論理レベルに切り替える構成（第６の構成）にするとよい。

また、本発明に係る半導体装置は、第１〜第６いずれかの構成から成るモータ駆動装置を集積化した構成（第７の構成）とされている。

また、本発明に係る電子機器は、第７の構成から成る半導体装置と、目標回転数信号を生成するデジタル信号プロセッサと、前記デジタル信号プロセッサから入力される前記目標回転数信号と前記半導体装置から入力されるモータ回転数信号との位相同期制御を行うことにより加速信号と減速信号を生成して前記半導体装置に出力するＰＬＬ回路と、前記半導体装置によって駆動されるモータと、を有する構成（第８の構成）とされている。

なお、第８の構成から成る電子機器は、前記デジタル信号プロセッサ及び前記ＰＬＬ回路が搭載される第１基板と、前記半導体装置及び前記モータが搭載される第２基板と、をさらに有する構成（第９の構成）にするとよい。

また、第８または第９の構成から成る電子機器において、前記モータは、センサレスモータである構成（第１０の構成）にするとよい。

本発明に係るモータ駆動装置であれば、信号線の追加を要さずにモータが定常回転しているか否かを判定することが可能となる。

電子機器の全体構成を示すブロック図 モータドライバＩＣ２１の一構成例を示すブロック図 フェーズロック判定の第１例を示すタイミングチャート フェーズロック判定の第２例を示すタイミングチャート フェーズロック判定の第３例を示すタイミングチャート フェーズロック解除判定の一例を示すタイミングチャート

＜電子機器＞
図１は、電子機器の全体構成を示すブロック図である。本構成例の電子機器１は、メイン基板１０とモータ基板２０を有する。メイン基板１０には、デジタル信号プロセッサ１１（以下ではＤＳＰ［digital signal processor］１１と呼ぶ）とＰＬＬ回路１２が搭載されている。一方、モータ基板２０には、モータドライバＩＣ２１とセンサレスモータ２２が搭載されている。

ＤＳＰ１１は、センサレスモータ２２の目標回転数に応じた目標回転数信号Ｓ１（周波数信号）を生成してＰＬＬ回路１２に出力する。

ＰＬＬ回路１２は、ＤＳＰ１１から入力される目標回転数信号Ｓ１とモータドライバＩＣ２１から入力されるモータ回転数信号Ｓ２（ＦＧ信号と呼ばれる周波数信号）との位相同期制御を行うことにより、加速信号ＳＵと減速信号ＳＤを生成してモータドライバＩＣ２１に出力する。より具体的に述べると、ＰＬＬ回路１２は、モータ回転数信号Ｓ２の周波数が目標回転数信号Ｓ１の周波数よりも低いとき（モータ回転数が目標回転数よりも低いとき）に加速信号ＳＵのパルスを生成し、モータ回転数信号Ｓ２の周波数が目標回転数信号Ｓ１の周波数よりも高いとき（モータ回転数が目標回転数よりも高いとき）に減速信号ＳＤのパルスを生成する。

モータドライバＩＣ２１は、センサレスモータ２２の駆動制御主体となるモータ駆動装置を集積化した半導体装置である。モータドライバＩＣ２１は、ＰＬＬ回路１２から入力される加速信号ＳＵと減速信号ＳＤに応じてモータ駆動信号Ｓ３を生成し、これを用いてセンサレスモータ２２の駆動制御を行う。また、モータドライバＩＣ２１は、モータコイルに生じる誘導電圧を検出することにより、センサレスモータ２２のモータ回転数に応じたモータ回転数信号Ｓ２を生成し、これをＰＬＬ回路１２に出力する。

センサレスモータ２２は、モータドライバＩＣ２１から入力されるモータ駆動信号Ｓ３によって駆動される。センサレスモータ２２には、ホール素子が具備されていないので、小型化や低コスト化の面で有利である。

＜モータドライバＩＣ＞
図２は、モータドライバＩＣ２１の一構成例を示すブロック図である。本構成例のモータドライバＩＣ２１には、モータ駆動装置を形成するための回路ブロックとして、制御回路１００と、駆動回路２００と、初期位置検出回路３００と、回転検出回路４００と、フェーズロック判定回路５００とが集積化されている。

制御回路１００は、加速信号ＳＵと減速信号ＳＤの入力を受けてドライバ制御信号Ｓ１０を生成する。より具体的に述べると、制御回路１００は、加速信号ＳＵのパルスを受けてモータ回転数を上げる一方、減速信号ＳＤのパルスを受けてモータ回転数を下げるように、ドライバ制御信号Ｓ１０を生成する。なお、制御回路１００は、初期位置検出信号Ｓ２０やゼロクロス信号Ｓ３０（ないしはモータ回転数信号Ｓ２）の入力を受けて、センサレスモータ２２の起動処理や転流処理を行う。また、制御回路１００は、上記信号以外にも種々の制御信号Ｓ４０（温度保護信号や減電圧保護信号など）の入力を受けており、それらの内容を反映したドライバ制御信号Ｓ１０の生成を行う。

さらに、制御回路１００は、フェーズロック判定回路５００から入力されるフェーズロック判定信号Ｓ５０に応じて動作モード（例えば加速モードと定速モード）を切り替える機能も備えている。このような動作モードの切替機能を実装する場合には、脱調などの不適切な駆動を避けるために、センサレスモータ２２が定常回転しているか否か（例えば、モータ回転数が目標回転数に到達したタイミングや、モータ回転数が目標回転数から外れたタイミング）を正確に知る必要がある。

駆動回路２００は、制御回路１００から入力されるドライバ制御信号Ｓ１０に応じて、３相のモータ駆動信号Ｓ３（Ｕ、Ｖ、Ｗ）を生成し、これらをセンサレスモータ２２の各相モータコイルに出力する。

初期位置検出回路３００は、センサレスモータ２２の起動時にセンサレスモータ２２の初期位置（ロータの初期位相）を検出し、その検出結果を示す初期位置検出信号Ｓ２０を生成する。なお、センサレスモータ２２の初期位置を検出するための手法としては、例えばインダクティブセンスを採用することができる。停止しているセンサレスモータ２２の各相経路（Ｕ→Ｖ、Ｕ→Ｗ、Ｖ→Ｕ、Ｖ→Ｗ、Ｗ→Ｕ、Ｗ→Ｖの計６パターン）に各々試験電流が供給されたとき、初期位置検出回路３００は、各相経路に流れる電流の順位付けを行い、その結果に基づいてセンサレスモータ２２の初期位置を検出する。なお、各相経路に流れる電流は、駆動回路２００に流れるシンク電流Ｉｓｉｎｋとして検出することができる。また、試験電流の供給は、センサレスモータ２２の通常駆動時と同じく、制御回路１００及び駆動回路２００によって行われる。なお、試験電流によってセンサレスモータ２２が回転してしまうのを防ぐために、試験電流の電流値は通常駆動時よりも小さいことが望ましく、また、試験電流の供給期間は通常駆動時よりも短いことが望ましい。

回転検出回路４００は、各相のモータコイルに生じる誘導電圧のゼロクロスタイミング（各相の誘導電圧と中点電圧Ｖｃｏｍとの一致タイミング）を各々検出して、各相のゼロクロス信号Ｓ３０（Ｕ、Ｖ、Ｗ）を生成する。なお、ゼロクロスタイミングの検出期間中には、モータコイルに生じる誘導電圧が見えるように、駆動回路２００の各相出力がいずれもハイインピーダンス状態とされる。

また、回転検出回路４００は、各相のゼロクロス信号Ｓ３０（Ｕ、Ｖ、Ｗ）からモータ回転数信号Ｓ２を生成し、これをＰＬＬ回路１２に出力する。なお、モータ回転数信号Ｓ２としては、いずれか一相（例えばＵ相）のゼロクロス信号Ｓ３０を選択出力してもよいし、各相のゼロクロス信号Ｓ３０（Ｕ、Ｖ、Ｗ）を合成して生成したものでもよい。

フェーズロック判定回路５００は、加速信号ＳＵと減速信号ＳＤの入力パターンを監視してモータ回転数が所望の目標回転数で安定しているか否かを判定し、その判定結果をフェーズロック判定信号Ｓ５０として制御回路１００に出力する回路ブロックであり、カウンタ部５１０ａ及び５１０ｂと判定部５２０を含む。

カウンタ部５１０ａは、加速信号ＳＵの連続入力回数をカウントし、その結果をカウンタ信号Ｓ５１ａとして判定部５２０に出力する。例えば、カウンタ部５１０ａは、加速信号ＳＵのパルスエッジを所定の閾値回数（後出のｘ回、ｚ回、ないしは、ａ回に相当）だけ連続で検出したときに、カウンタ信号Ｓ５１ａをローレベルからハイレベルに切り替える。なお、上記した閾値回数の切替制御やカウンタ信号Ｓ５１ａのリセット制御は、いずれも判定部５２０から入力される制御信号Ｓ５２ａによって実施される。

カウンタ部５１０ｂは、減速信号ＳＤの連続入力回数をカウントし、その結果をカウンタ信号Ｓ５１ｂとして判定部５２０に出力する。例えば、カウンタ部５１０ｂは、減速信号ＳＤのパルスエッジを所定の閾値回数（後出のｙ回やａ回に相当）だけ連続で検出したときに、カウンタ信号Ｓ５１ｂをローレベルからハイレベルに切り替える。なお、上記した閾値回数の切替制御やカウンタ信号Ｓ５１ｂのリセット制御は、いずれも判定部５２０から入力される制御信号Ｓ５２ｂによって実施される。

このように、フェーズロック判定回路５００は、加速信号ＳＵと減速信号ＳＤの入力パターンを監視するために、加速信号ＳＵの連続入力回数と減速信号ＳＤの連続入力回数を各々カウントする構成とされている。

判定部５２０は、カウンタ信号Ｓ５１ａ及びＳ５１ｂの入力を受けて加速信号ＳＵと減速信号ＳＤの入力パターンを監視し、その入力パターンが所定のフェーズロック判定用パターン（詳細は後述）に合致しているか否かに応じて、モータ回転数が目標回転数で安定しているか否かを判定する。なお、判定部５２０で生成されるフェーズロック判定信号Ｓ５０は、例えば、モータ回転数が目標回転数で安定しているときにハイレベル（フェーズロック時の論理レベル）となり、モータ回転数が目標回転数から外れているときにローレベル（フェーズロック解除時の論理レベル）となる。

本構成例のモータドライバＩＣ２１であれば、ＰＬＬ回路１２からフェーズロック信号の入力を受けずに、加速信号ＳＵと減速信号ＳＤの入力パターンのみを監視することにより、センサレスモータ２２が定常回転しているか否かを判定することができるので、信号線の追加に伴う部品点数の増大や基板面積の大型化を招かずに済む。

また、本構成例のモータドライバＩＣ２１であれば、メイン基板１０とモータ基板２０とを繋ぐインタフェイスの仕様を変更する必要がないので、既存システムとの親和性（適応性）が非常に高いと言える。

なお、本構成例のモータドライバＩＣ２１では、説明の便宜上、フェーズロック判定回路５００が複数のハードウェア（カウンタ部５１０ａ及び５１０ｂと判定部５２０）によって形成されているように描写したが、フェーズロック判定回路５００の実装手法はこれに限定されるものではなく、例えば、ロジック回路を用いたデジタル処理によってフェーズロック判定回路５００をソフトウェア的に実装しても構わない。

＜フェーズロック判定＞
図３は、フェーズロック判定の第１例を示すタイミングチャートであり、上から順に、加速信号ＳＵ、減速信号ＳＤ、モータ回転数信号Ｓ２、フェーズロック判定信号Ｓ５０、及び、モータ回転数Ｒｍが描写されている。

先に述べたように、フェーズロック判定回路５００（より正確には判定部５２０）は、加速信号ＳＵと減速信号ＳＤの入力パターンが所定のフェーズロック判定用パターンに合致しているか否かに応じて、モータ回転数が目標回転数で安定しているか否かを判定し、フェーズロック判定信号Ｓ５０の論理レベルを切り替える。

ここで、本願の発明者は、鋭意研究の結果、センサレスモータ２２が駆動開始されてから、モータ回転数Ｒｍが目標回転数に到達して安定するまでには、（１）加速信号ＳＵの連続入力（最初の加速期間）と、（２）減速信号ＳＤの連続入力（モータ回転数Ｒｍのオーバーシュートに伴う減速期間）と、（３）加速信号ＳＵの連続入力（モータ回転数Ｒｍのアンダーシュートに伴う再加速期間）とが順に現れるという規則的な入力パターンを見出し、これを利用したフェーズロック判定用パターンを着想するに至った。

本図の例に即して具体的に述べると、フェーズロック判定回路５００は、時刻ｔ１１でセンサレスモータ２２の駆動が開始されてから、時刻ｔ１２で加速信号ＳＵのパルスエッジを連続ｘ回（例えば５回）検出した後に、時刻ｔ１３で減速信号ＳＤのパルスエッジを連続ｙ回（例えば３回）検出し、さらにその後、時刻ｔ１４で加速信号ＳＵのパルスエッジを連続ｚ回（例えば１回）検出した時点で、モータ回転数Ｒｍが目標回転数に到達したと判定して、フェーズロック判定信号Ｓ５０をハイレベル（フェーズロック時の論理レベル）に切り替える。なお、連続入力回数（ｘ回、ｙ回、ｚ回）の相互間には、ｘ，ｙ，ｚ≧１という関係が成立しており、本明細書中においては「連続１回」という不自然な表現も許容されるものとする。

このようなフェーズロック判定を行うことにより、フェーズロックタイミング（モータ回転数Ｒｍが目標回転数に到達したタイミング）をモータドライバＩＣ２１側で容易かつ正確に知ることができるので、制御回路１００による動作モードの切替制御などを適切に実施することが可能となる。

なお、加速信号ＳＵと減速信号ＳＤの連続入力回数（ｘ回、ｙ回、ｚ回）については、モータドライバＩＣ２１の外部からデータを任意に書き換えることのできる不揮発性メモリに格納しておくことが望ましい。このような構成とすることにより、センサレスモータ２２の特性等に応じてフェーズロック判定用パターンを最適化することが可能となる。

また、フェーズロック判定用パターン自体についても、センサレスモータ２２の特性等に応じて種々のバリエーションが考えられる。例えば、先の（１）〜（３）で示した連続入力に続いて、さらに、（４）減速信号ＳＤの連続入力が検出された時点で、フェーズロックと判定しても構わない。また、例えば、フェーズロック判定回路５００で加速信号ＳＵの連続入力回数のみを監視し、これがｘ回（例えば５回）からｚ回（例えば１回）に減少した時点で、フェーズロックと判定しても構わない。

図４は、フェーズロック判定の第２例を示すタイミングチャートであり、先出の図３と同様、上から順に、加速信号ＳＵ、減速信号ＳＤ、モータ回転数信号Ｓ２、フェーズロック判定信号Ｓ５０、及び、モータ回転数Ｒｍが描写されている。

本図の第２例は、先の第１例（図３）とほぼ同様であり、フェーズロック判定回路５００は、時刻ｔ１４でモータ回転数Ｒｍが目標回転数に到達したと判定した後、時刻ｔ１５で所定の遅延時間Ｔ１が経過してからフェーズロック判定信号Ｓ５０をハイレベル（フェーズロック時の論理レベル）に切り替える。このような構成とすることにより、モータ回転数Ｒｍが十分に安定してからフェーズロック判定信号Ｓ５０をハイレベルに立ち上げることができるので、フェーズロック判定信号Ｓ５０の信頼性を高めることが可能となる。

図５は、フェーズロック判定の第３例を示すタイミングチャートであり、先出の図３や図４と同様、上から順に、加速信号ＳＵ、減速信号ＳＤ、モータ回転数信号Ｓ２、フェーズロック判定信号Ｓ５０、及び、モータ回転数Ｒｍが描写されている。

本図の第３例は、先の第２例（図４）とほぼ同様であり、フェーズロック判定回路５００は、時刻ｔ１４でモータ回転数Ｒｍが目標回転数に到達したと判定した後、時刻ｔ１５で所定の遅延時間Ｔ１が経過し、さらに、時刻ｔ１５でモータ回転数信号Ｓ２が安定していること（例えば、モータ回転数信号Ｓ２のパルス周波数ｆのばらつきが所定範囲内に収まっていること）を確認した時点で、フェーズロック判定信号Ｓ５０をハイレベル（フェーズロック時の論理レベル）に切り替える。このような構成とすることにより、モータ回転数Ｒｍが安定していることを多面的に確認してからフェーズロック判定信号Ｓ５０をハイレベルに立ち上げることができるので、フェーズロック判定信号Ｓ５０の信頼性をさらに高めることが可能となる。

＜フェーズロック解除＞
図６は、フェーズロック解除判定の一例を示すタイミングチャートである。なお、本図（Ａ）〜（Ｃ）欄には、それぞれ、上から順に、加速信号ＳＵ、減速信号ＳＤ、モータ回転数Ｒｍ、及び、フェーズロック判定信号Ｓ５０が描写されている。なお、本図（Ｂ）欄及び（Ｃ）欄には、それぞれ、本図（Ａ）欄のＸ領域及びＹ領域が部分的に拡大して描写されている。

フェーズロック判定回路５００は、モータ回転数Ｒｍが目標回転数に到達して安定したときに、フェーズロック判定信号Ｓ５０をハイレベル（フェーズロック時の論理レベル）に切り替える一方、モータ回転数Ｒｍが目標回転数から外れたときに、フェーズロック判定信号Ｓ５０をローレベル（フェーズロック解除時の論理レベル）に切り替える。

なお、フェーズロック判定回路５００は、フェーズロック解除判定時においても、加速信号ＳＵと減速信号ＳＤの入力パターンを監視する。すなわち、フェーズロック判定回路５００は、加速信号ＳＵと減速信号ＳＤの入力パターンがフェーズロック解除判定用パターンと合致したときに、フェーズロック判定信号Ｓ５０をローレベルに切り替える。

ここで、本願の発明者は、モータ回転数Ｒｍが目標回転数から外れたときには、加速信号ＳＵまたは減速信号ＳＤの一方に連続入力が現れるという規則的な入力パターンを見出し、これを利用したフェーズロック解除判定用パターンを着想するに至った。

例えば、モータ回転数Ｒｍの安定状態（Ｓ５０＝Ｈ）において、目標回転数が意図的に引き下げられた場合には、モータ回転数Ｒｍを新たな目標回転数まで低下させるために、減速信号ＳＤが連続入力される（本図（Ａ）欄のＸ領域及び（Ｂ）欄を参照）。なお、目標回転数が固定されている状態において、モータ回転数Ｒｍが意図せず上昇した場合も、モータ回転数Ｒｍを目標回転数まで低下させるために、減速信号ＳＤが連続入力される。

逆に、モータ回転数Ｒｍの安定状態（Ｓ５０＝Ｈ）において、目標回転数が意図的に引き上げられた場合には、モータ回転数Ｒｍを新たな目標回転数まで上昇させるために、加速信号ＳＵが連続入力される（本図（Ａ）欄のＹ領域及び（Ｃ）欄を参照）。なお、目標回転数が固定されている状態において、モータ回転数Ｒｍが意図せず低下した場合にも、モータ回転数Ｒｍを目標回転数まで上昇させるために、加速信号ＳＵが連続入力される。

そこで、フェーズロック判定回路５００は、フェーズロック判定信号Ｓ５０をハイレベル（フェーズロック時の論理レベル）に切り替えた後、加速信号ＳＵまたは減速信号ＳＤのパルスエッジを連続ａ回（例えば５回）検出したときに、モータ回転数Ｒｍが目標回転数から外れたと判定してフェーズロック判定信号Ｓ５０をローレベル（フェーズロック解除時の論理レベル）に切り替える。

このようなフェーズロック解除判定を行うことにより、フェーズロック解除タイミング（モータ回転数Ｒｍが目標回転数から外れたタイミング）をモータドライバＩＣ２１側で容易かつ正確に知ることができるので、制御回路１００による動作モードの切替制御などを適切に実施することが可能となる。

なお、加速信号ＳＵと減速信号ＳＤの連続入力回数（ａ回）については、モータドライバＩＣ２１の外部からデータを任意に書き換えることのできる不揮発性メモリに格納しておくことが望ましい。このような構成とすることにより、センサレスモータ２２の特性等に応じてフェーズロック解除判定用パターンを最適化することが可能となる。

また、目標回転数を意図的にアップ／ダウンさせる場合には、現在の目標回転数と変更後の目標回転数との差分が大きいほど上記の連続入力回数（ａ回）を大きくするように、連続入力回数（ａ回）の可変制御を行っても構わない。

また、フェーズロック解除後に再びフェーズロック判定を行う場合、モータ起動時に適用される先述のフェーズロック判定用パターン（図３〜図５を参照）をそのまま適用してもよいし、或いは、モータ起動時以外に適用されるフェーズロック判定用パターンを別途用意しておいてもよい。

なお、モータ回転数Ｒｍをゼロから目標回転数まで一気に立ち上げる必要のあるモータ起動時と異なり、モータ起動後に目標回転数から外れたモータ回転数Ｒｍを上昇ないし低下させて再び目標回転数に合わせ込むときには、それほど大きなモータ回転数Ｒｍのオーバーシュートやアンダーシュートが生じることはない。このことを鑑みると、フェーズロック解除の判定後には、加速信号ＳＵまたは減速信号ＳＤが連続ｂ回（例えば１回）入力された時点で、再フェーズロックの判定を下すことが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、モータを有する電子機器全般に利用することが可能である。

１ 電子機器
１０ メイン基板
１１ デジタル信号プロセッサ（ＤＳＰ）
１２ ＰＬＬ回路
２０ モータ基板
２１ モータドライバＩＣ（モータ駆動装置）
２２ センサレスモータ
１００ 制御回路
２００ 駆動回路
３００ 初期位置検出回路
４００ 回転検出回路
５００ フェーズロック判定回路
５１０ａ、５１０ｂ カウンタ部
５２０ 判定部

Claims (10)

1. 加速信号と減速信号の入力を受けてドライバ制御信号を生成する制御回路と、
   前記ドライバ制御信号に応じてモータ駆動信号を生成する駆動回路と、
   前記加速信号と前記減速信号の入力パターンを監視してモータ回転数が所望の目標回転数で安定しているか否かを判定するフェーズロック判定回路と、
   を有することを特徴とするモータ駆動装置。
2. 前記フェーズロック判定回路は、前記入力パターンを監視するために前記加速信号の連続入力回数と前記減速信号の連続入力回数を各々カウントすることを特徴とする請求項１に記載のモータ駆動装置。
3. 前記フェーズロック判定回路は、前記加速信号のパルスエッジをｘ回連続で検出した後に、前記減速信号のパルスエッジをｙ回連続で検出し、さらにその後、前記加速信号のパルスエッジをｚ回連続で検出したときに、前記モータ回転数が前記目標回転数に到達したと判定してフェーズロック判定信号をフェーズロック時の論理レベルに切り替えることを特徴とする請求項２に記載のモータ駆動装置。
4. 前記フェーズロック判定回路は、前記モータ回転数が前記目標回転数に到達したと判定した後、所定の遅延時間が経過してから前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替えることを特徴とする請求項３に記載のモータ駆動装置。
5. 前記フェーズロック判定回路は、前記モータ回転数が前記目標回転数に到達したと判定した後、モータ回転数信号が安定していることを確認してから前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替えることを特徴とする請求項３または請求項４に記載のモータ駆動装置。
6. 前記フェーズロック判定回路は、前記フェーズロック判定信号をフェーズロック時の論理レベルに切り替えた後、前記加速信号または前記減速信号のパルスエッジをａ回連続で検出したときに、前記モータ回転数が前記目標回転数から外れたと判定して前記フェーズロック判定信号をフェーズロック解除時の論理レベルに切り替えることを特徴とする請求項３〜請求項５のいずれか一項に記載のモータ駆動装置。
7. 請求項１〜請求項６のいずれか一項に記載のモータ駆動装置を集積化した半導体装置。
8. 請求項７に記載の半導体装置と、
   目標回転数信号を生成するデジタル信号プロセッサと、
   前記デジタル信号プロセッサから入力される前記目標回転数信号と前記半導体装置から入力されるモータ回転数信号との位相同期制御を行うことにより加速信号と減速信号を生成して前記半導体装置に出力するＰＬＬ［phase locked loop］回路と、
   前記半導体装置によって駆動されるモータと、
   を有する電子機器。
9. 前記デジタル信号プロセッサ及び前記ＰＬＬ回路が搭載される第１基板と、
   前記半導体装置及び前記モータが搭載される第２基板と、
   をさらに有することを特徴とする請求項８に記載の電子機器。
10. 前記モータは、センサレスモータであることを特徴とする請求項８または請求項９に記載の電子機器。

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