KR920009629B1

KR920009629B1 - 모터 회전 속도 제어회로

Info

Publication number: KR920009629B1
Application number: KR1019890006350A
Authority: KR
Inventors: 히로시 쓰루미
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1988-05-26
Filing date: 1989-05-11
Publication date: 1992-10-22
Also published as: DE68922437T2; JPH01298976A; EP0345556A1; DE68922437D1; KR900019327A; EP0345556B1; US5058191A

Abstract

내용 없음.

Description

모터 회전 속도 제어회로

제1도는 2개의 카운터를 가지고 있는 종래의 카운터 회로 구성의 블록도.

제2도는 모터회전이 느릴 때, 2개의 카운터를 가지는 회로의 타이밍 챠트.

제3도는 모터회전이 빠를 때, 2개의 카운터를 가지는 회로의 타이밍도 챠트.

제4도는 본 발명의 회로구성의 블록도.

제5도는 제4도의 회로의 타이밍 챠트.

제6도는 본 발명의 실시예의 상세한 회로 구성도.

제7a도는 모터회전이 빠를 때, 제6도 회로의 타이밍 챠트.

제7b도는 모터회전이 느릴 때, 제6도 회로의 타이밍 챠트.

제8도는 제6도의 제2카운터에 대한 리세트 신호 형성회로의 타이밍 챠트.

제9도는 제6도의 회로에서 사용되는 가속 및 감속의 지속기간을 결정하기 위한 속도 제어회로의 타이밍 챠트.

제10도는 제6도의 제1카운터에 대한 리세트 신호 형성회로의 타이밍 챠트.

제11도는 제9도의 제1카운터에 대한 리세트 신호 형성회로의 타이밍 챠트.

제12도는 제1카운터와 제1카운터에 연결된 AND 게이트의 상세도이다.

본 발명은 모터회전 속도를 제어하기 위한 대규모 집적회로(LSI)에 관한 것으로 특히, 클럭펄스들의 수를 카운팅하기 위하여 2개의 카운터를 사용하는 그의 디지털제어에 적합한 LSI회로에 관한 것이다.

근년에는, 컴퓨터 시스템을 소형화로 만드는 것이 주된 경향으로 되고 있다. 따라서, 회로기판을 소형화 하기 위해서는 일반적으로, 회로들이 LSI로 제조된다. 이런 경향은 자기디스크 장치 등의 모터 회전속도를 목표속도로 유지하기 위한 모터회전 속도제어 회로에서도 같다.

모터 회전속도를 제어하기 위하여, 그의 메인 컴퓨터 시스템에 근본적으로 제공된 클럭펄스들이 모터회전 싸이클 시간을 측정하기 위하여 사용되어 왔다.

모터 속도를 디지털 방식으로 제어하는 여러 가지 방법중에서는 2개의 카운터을 사용하고 있는 종래 회로의 구성이 제1도에 도시되어 있다. 제1도에서, 참조번호 24는 리세트 신호(RST)가 모터의 각 회전을 위한 클리어 단자(CLK)에 입력되고 소정의 일정 주파수의 클럭펄스들이 클럭단자(CLK)에 입력되는 제1카운터를 나타낸다.

리세트 신호(RST)를 수신할 때, 제1카운터(24)는 전에 카운트된 수를 클리어 한 후, 모터회전의 싸이클 시간(Tn)에 비례하는 카운트 수를 얻기 위하여 클럭펄스들을 다음 리세트 신호가 수신될때까지 카운팅을 다시 시작한다.

제1카운터(24)에는 그에 의하여 카운트된 클럭펄스수에 따라 모터의 목표속에도 해당하는 목표 카운트수(No)를 검출하기 위한 AND 게이트(26)가 제공된다. AND 게이트(26)의 입력 단자들은 제1카운터(24)의 목표 카운트 수(No)를 포함하는 병렬 비트 출력들에 선택적으로 연결되어 있다.

목표 속도에 해당하는 목표 모터 회전 싸이클 시간이 To라고 가정했을 때, 카운트되는 수 즉, 목표 카운트 수(No)는 다음과 같이 주어진다.

No=To/클럭펄스 싸이클 시간, 그러므로 카운트된 클럭펄스 수가 목표 카운트 수(No)에 도달하는 순간은 목표속도 검출신호(GJUST)를 출력하는 인에블된 AND 게이트(26)에 의해 검출된다. 제1카운터(24)에는 이후 설명하는 바와 같이 고속 검출신호(GFAST)를 출력하기 위한 제2 AND 게이트(28)와 저속 검출신호(GSLOW)를 출력하기 위해 제3 AND 게이트(30)가 제공된다. 고속 신호와 저속신호의 검출범위는, 예를들어, 목표 카운트 수 (No)의 ±0.5%에서 설정된다고 가정했을 때, AND 게이트(28)의 입력단자는 목표 카운트 수(No)보다 0.5% 낮은 카운트 수(No-△N)가 검출되도록 제1카운터(10)의 비트 출력들이 선택적으로 연결된 뿐만 아니라, 제3 AND 게이트(30)의 입력단자는 목표 카운트 수(No)보다 0.5% 높은 카운트 수(No+△N)가 검출되도록 제1카운터(24)의 비트 출력들이 선택적으로 연결된다.

제2도와 제3도는 제1도의 3개의 AND게이트들(26,28 및 30)을 제1카운터(10)의 동작으 설명한다.

모터 회전속도가 목표 회전속도 보다 느릴 때, 리세트 신호(RST)에 의해 결정된 모터 회전 싸이클 시간(Tn)은 To보다 길게된다. 결과적으로, 다음 리세트 신호를 받기 전에, 고속 검출신호(GFAS)는 제1카운터(24)의 카운트 수가 (No-△N)에 이르렀을 때 우선적으로 출력되고, 그 다음 목표속도 검출신호(GJUST)는 카운트 수가 목표 카운트 수(No)에 이르렀을 때 출력되고, 또한 저속 검출신호(GSLOW)는 카운트 수가(No+△N)에 이르렀을 때 출력된다.

모터 속도 제어회로는 목표속도 검출신호(GJUST)로부터 다음 리세트 신호(RST)의 편차 D의 양에 좌우되는 모터속도를 증가시키기 위하여 모터속도를 제어하고, 예를 들어, 저속 검출신호(GSLOW)에 따라 다른 관련된 회로 등을 제어하기 위한 신호를 발생한다.

모터 회전속도가 제3도에 도시된 것과 같이 빨라질 때, 리세트 신호(RST)에 의해서 결정된 모터회전 싸이클 시간(Tn)은 목표회전 싸이클 시간 To보다 짧게 된다. 그러므로, 제1카운터(24)는 목표 카운트 수(No)에 이르기 전에 리세트 신호(RST)에 의해서 리세트 되므로 목표속도 검출신호(GJUST)는 출력될 수 없다.

그러므로, 제1도의 종래 회로에는 리세트 신호 발생기(34)와 제2카운터(22)가 더 제공되어 있기 때문에 모터 속도가 증가될 때라도 목표속도 검출신호를 출력할 수 있다.

리세트 신호 발생기(34)는 각 회전 싸이클에 대한 AND 게이트(28)의 출력(GFAST)의 제1펄스를 받았을 때, 리세트 신호(RSTb)로서 출력(Q)를 출력한다. 제2카운터 32의 클리어 단자(CLR)에는 리세트 신호(RSTb)가 입력되고 클럭단자(CLK)에는 클럭펄스들이 입력된다. 또한, 제2카운터(32)의 프리세트 데이터 단자(A, B, C, D...)는 목표속도 검출신호(GJUST)가 출력되는 시간까지 고속 검출신호(GFAST)의 출력후에 카운트되는 카운트수(△N)를 세트하기 위하여 로우레벨이나 하이레벨의 인가에 의해서 외부적으로 세트된다.

제2카운트(22)는 카운트 수가 프리세트 카운트 수(N)에 이르렀을 때 캐리신호(CARRY)를 출력한다. 이 캐리 출력은 상실된 목표속도 검출신호(GJUST)대신 적용하는 제1목표속도 검출신호(GJUST-Ⅱ)로 간주된다.

기능을 요약하면, 모터 회전속도가 빨라질 때, 고속신호(GFAST)는 AND게이트(28)에 의한 제1카운터(24)의 카운트 수(No-△N)의 검출에 의해서 우선적으로 출력되고, D-FF(34)는 그의 출력(

)을 로우로 만들기 위하여 클럭펄스에 동기화되어 세트된다. 그런다음, 제2카운터(22)는 클럭펄스들의 카운팅을 시작하기 위해 클리어되고, 프리세트 카운트 수(△N)를 카운팅 했을 때 캐리는 두 번째 목표속도 검출신호(GJUST-Ⅱ)로서 출력된다.

그러나, 목표 회전속도가 수정될 필요가 있을 때 AND게이트들(26, 28, 30)에 의해 검출되는 카운트 수와 제2카운트(22)의 프리세트 카운트 수를 모두 수정해야 한다는 점에서 상술된 종래의 모터회전 속도제어 회로에는 문제가 있다.

카운트 수들의 수정들은 카운터(24와 32)로부터 인출된 데이터 핀들의 연결을 수정함으로서만 이루어질 수 있다. 그러므로, 모든 제어회로가 LSI로 제조되는 경우에 회로설계 명세서의 수정 요구에 응하기 위하여 카운터(24와 32)의 데이터 핀들을 그의 패키지로부터 외부적으로 끌어내야만 하기 때문에 외부 데이터핀들의 수가 증가한다. 따라서, LSI패키지의 크기 및 비용이 증가한다.

본 발명의 목적은 최소수의 외부 인출핀들을 가지며, 다른 모터 속도들에 공통적으로 적용할 수 있는 LSI로 제조된 모터 속도 제어회로를 제공함에 있다.

본 발명의 모터 속도 제어회로는 모터의 각 1회전에 의해 발생된 리세트 신호에 의해 리세트되고 다음 리세트 신호가 수신될때까지 클럭펄스들의 수를 카운트하기 시작하는 제 1 카운터와, 모터회전의 목표속도에 해당하는 소정의 목표 카운트 수(No)에 도달하기 위한 제1카운터의 카운트 수를 검출하고 목표 속도 검출 신호를 출력하는 제1게이트 회로와 ; 카운터에 대한 가능한한 최소의 카운트 수보다 작은 제1기준 카운트 수(Na)를 카운트 하는 제1카운터를 검출하여 제1기준 카운트 수 검출신호를 출력하기 위한 제2게이트 회로와 ; 제2게이트 회로의 제1출력이 수신될 때 ; 제2카운터에 리세트 신호를 출력하는 리세트 신호 발생기와 ; No-Na인 소정의 제2기준 카운트 수(Nb)가 리셋 신호발생기의 리셋 신호에 의해 클리어된 뒤 클럭펄스를 계수하도록 영구적으로 프리셋되어 제2카운터가 프리셋 카운트수를 업카운트할 때 제2기준 카운트 수 검출신호를 출력하도록 한 제2카운터로 구성된다. 제2카운터의 고정된 프리셋 카운트 수는 패키지로부터 인출된 제2기준 카운트 수(Nb)의 세팅용 연결핀 등을 제거할 수 있게 하여 준다.

제1카운터를 게이트 회로들에 연결하기 위한 연결핀들은 단지 외부적으로 끌어냄으로써 목표카운트 수동의 수정을 행할 수 있다. 그러므로, 모터회전이 목표속도보다 더 빠를때도 제2카운터의 출력은 목표 카운트 수 검출신호 대신 작용하며 여기서, 제1카운터는 목표 카운트 수(No)를 출력할 수 없다. 이하, 본 발명의 상기의 목적과 다른 목적 및 장점들을 첨 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

우선, 제4도와 제5도를 참조하여, 본 발명의 원리를 설명하기로 한다.

속도 제어되는 모터(도시되지 않았음)의 각 1회전에 의하여 발생된 리세트 신호(RST)에 의해 리세트된 제1카운터(10)는 클럭펄스 단자(CLK)에 입력되는 클럭펄스들의 카운트 수를 다음 리세트 신호(RST)가 수신될때까지 카운트 한다. AND 게이트로 이루어진 제1게이트로 이루어진 제1게이트 회로(12)의 입력단자들은 모터회전이 속도 제어되는 목표 속도의 싸이클 시간(To)에 대응하는 소정의 목표 카운트 수(No)에 도달하는 카운터(10) : 의 카운트 수를 검출하기 위하여 제1카운터 10의 비트 출력들에 선택적으로 연결되어 목표 속도 검출신호(GJUST)를 출력한다. AND게이트로 이루어진 게이트 회로(18)의 입력단자들은 소정의 제1기준 카운트 수(Na)에 이른 카운터(10)의 카운트 수를 검출하기 위하여 첫번째 카운터(10)의 비트 출력들에 선택적으로 연결되어 하이레벨(이하 H로 칭한다) 신호를 출력한다. 카운트 수(Na)양은 후에 설명된다.

게이트 회로 18의 H출력이 리세트 신호 발생기(20)으로 입력되었을 때, 리세트 신호 발생기(20)은 다음 리세트 신호(RST)가 리세트 신호 형성회로(36)로부터 수신될때까지 제2카운터 (22)에 리세트 신호 RSTb를 출력한다.

제2카운터(22)는 소정의 제2기준 카운트 수 Nb로 영구적으로 프리세트되고 프리세트 카운트 수를 업카운팅 했을 때, 리세트 신호(RSTb)에 의해 클리어 된후 제2목표 속도 검출신호(GJUST-Ⅱ)를 출력하기 위하여 그의 클럭단자(CLK)로 입력된 클럭펄스들을 카운트 한다. 제1기준 카운트 수(Na)의 양은 모터회전 속도제어의 허용범위의 앞으로의 하한에 해당하는 카운트 수 보다 더 낮은 것과 같이 카운터하는 제1카운터 10에 대하여 가능한한 최저 카운트 수보다 더 작게 결정된다. 제1기준 카운트 수(Nb)의 고정된 양은 제2기준 카운트 수 Na와 목표 카운트 수 No의 주, Nb=Na-No로 결정된다.

모터회전 속도가 목표회전 속도가 더 빠른 경우에 제4도 회로의 동작이 제5도에 도시되어 있다. 제1카운터(10)은 리세트 신호(RST)에 의해서 리세트 된 후에 제1카운터(10)은 클럭펄스들을 카운트하기 시작한다. 제1카운터(10)의 카운트 수가 제1기준 카운트 수(Na)에 이르렀을 때, 제2케이트 회로(18)에 대한 모든 입력은 H가 되므로 게이트 회로(18)은 제2카운터(22)를 클리어 즉 리셋시키는 H신호를 출력한다. 제2운터(22)의 카운트 수가 프리세트 수 즉, 제2기준 카운트 수(Nb)에 이르렀을 때, 제2카운터를 캐리신호 H 즉, 제2목표 속도 검출신호(GJUST-Ⅱ)를 출력한다. 제2목표속도 검출신호(GJUST-Ⅱ)는 제1카운터(10)이 목표 카운트(수No)를 카운트 해야만 하는 즉, 제1게이트 회로(12)가 제1목표속도 검출신호(GJUST)는 첫 번째 카운터(10)이 다음 리세트 신호 RST에 의해서 이미 클리어 되었기 때문에 출력될 수 없다. 상실된 첫 번째 목표속도 검출신호(GJUST)가 출력되어야 하는 타이밍이 도면에서 점선으로 나타내어져 있다. 따라서, 제2목표속도 검출신호(GJUST-Ⅱ)는 상실된 제1목표속도 검출신호(GJUST) 대신에 이용된다. 제1 또는 제2목표속도 검출신호(GJUST나 GJUST-Ⅱ)는 이후에 상술하는 바와 같이 목표 회전속도로부터 회전속도의 편차 D¹을 위하여 이용된다.

모터속도가 목표속도보다 느릴 때, 제1카운터(10)가 제2도에 도시된 것과 같이 다음 리세트 신호에 의해서 아직 클리어 되지 않았기 때문에 목표 기준 카운트 수No는 제1게이트 회로 12로부터 제1목표속도 검출신호(GJUST)를 출력하기 위하여 제1카운터 10에 의해 카운트될 수 있다.

제6도와 제7도를 참조하여 제4도에 도식적으로 도시된 발명의 바람직한 실시예를 지금부터 좀더 상세하게 서술하기로 한다.

본 발명에 따라 LSI로 만들어진 모터 회전속도 제어회로(100)에 대한 입ㆍ출력은 다음과 같다. 모터 회전속도 제어회로(100)에는 소정의 주파수를 가지는 외부 클럭펄스들 즉, 모터회전을 검출하는 3상 홀 효과 소자에서의 회전신호들(GH1, GH2, GH3)와 H로 고정된 TIEUP 신호가 입력된다. 모터 회전속도 제어회로(100)은 감속 제어신호(DEC)와 가속 제어신호(INC)를 스위치(102)를 경유하여 CR시정수 회로(도시되지 않았음)로 구성된 차아지 펌프(charge pump) (104)에 출력하므로 예를들면, 감속 제어신호(DEC)가 L일 때 차아지 펌프(charge pump) (104)의 CR 시정수 회로의 전압은 모터 속도를 저하시키기 위하여 스위치(102)를 경우하여 방전된다. 한편으로, 가속 제어신호(INC)가 L일 때 차아지 펌프(charge pump)(104)의 캐패시터는 모터 속도를 증가시키기 위하여 스위치(102)를 경유하여 충전된다. 속도 설정의 허용 범위한계가 예를들어, 목표속도의 ±0.5% 초과되는 것으로 설정했을 때 스핀들 알람신호(spindle alarm signgl)는 예를들어, 다른 관련 회로들을 제어하기 위하여 출력된다.

검출된 카운트 수들을 세팅하기 위하여 제1카운터(10)의 각 비트 출력으로부터의 연결된(40′)과 AND 게이트(16-18)의 각 입력단자로부터의 연결핀(40″)은 제6도의 회로를 만들기 위하여 패키지로부터 인출된다. 체인선 40으로 둘러싸여진 패키지의 밖을 나타낸다. 핀(40′)과 핀(40″)의 외부연결은 후에 상세히 설명한다.

회전 신호들(GH1, Gh2, GH3)은 3상홀 효과 소자로부터 제1리세트 신호(RST1)가 모터의 각 1회전에 대해 발생되는 리세트 신호 형성회로(26)에 출력된다. 리세트 신호 형성 회로 36은 후에 상세히 설명한다. 리세트 형성회로(36)으로부터 출력된(제1리세트 신호(RST1)는 D-FF(38)의 D단자에 입력되고 D-FF38은 클럭단자(CLK)으로 입력된 클럭펄스에 의한 단일 클럭펄스 시간만큼 제1리세트 신호(RST1)으로부터 지연된 제2리세트 신호 RST2를 출력한다.

제1카운터(10)에는 클럭단자(CLK)에 클럭펄스가 입력되고 또한, 그의 클리어 단자(CLK)에는 제1리세트신호(RST1)가 입력된다. 제1리세트 신호(RST1)을 받았을 때, 제1카운터(10)에서 카운터되었던 카운트 수는 클리어 되며 제1카운터(10)는 모터의 다른 회전이 다음 제1리세트 신호(RST1)을 출력할때까지 클럭펄스들의 카운터를 계속한다. 제1카운터(10)는 후에 상세히 설명한다.

상술한 것과 같이, 제1카운터(10)의 각각의 비트 출력이 외부 연결핀(40′)으로서 끌어내고 제1게이트 회로로서의 AND 게이트(12)와 두 번째 게이트 회로로서의 AND, 게이트(18)와, AND 게이트(14) 및 AND 게이트(16)의 입력단자들 각각은 외부 연결핀(40″)으로 인출된다. 각 AND 게이트(12,14,16,18)의 입력핀(40″)은 모터속도 제어회로(100)의 LSI패키지 외부에 제공된 외부 연결도선(40″)에 의하여 제1카운터 10의 연결핀(40′)에 선택적으로 연결된다. AND 게이트들의 카운트 수들을 검출하기 위해 연결하는 각 AND 게이트에 대한 연결핀(40′)의 선택은 선택된 연결핀(40′)의 구성 즉, 제1카운터(10)의 비트 출력들의 결합에 의해서 결정된다.

제1카운터(10)에서 인출된 한 개의 연결핀(40′)은 다수의 연결핀(40″)을 AND 게이트에 연결할 수도 있다.

목표속도에 대응하는 AND 게이트(12)에 의해 검출되는 카운트 수(No)가 4800이라고 가정하면, 제1카운터(10)의 4개의 출력[64],[128],[512],[4096]들은 AND 게이트(12)의 입력단자에 연결된다.

따라서, 카운트된 수 4800=64+128+512+4096이 카운터(10)로부터 검출되었을 때 바꾸어 말하면, 4개비트 출력 모두가 H일 때 AND, 게이트(12)는 H인 목표속도 검출신호(GJUST)를 출력한다. AND 게이트(14)는 속도증가 검출신호(GFAST)를 출력하기 위하여 회전속도의 더 빠른 한계를 검출하기 위한 것이다.

목표 속도를 회전속도의 허용범위가 ±0.5%라고 가정하면, AND 게이트(14)의 입력단자는 연결핀(40′)에 선택적으로 연결되므로 첫번째 카운터(10)의 비트 출력들은 4800 즉, No보터 0.5% 적은 카운트 수(No-△N)=4776으로 이루어져 있다.

따라서, 카운트 수[4776]을 검출햇을 때, AND 게이트(14)는 고속 검출신호(GFAST)를 출력한다. 더구나 소정의 모터 회전의 더 느린 한계에 대응하는 목표 카운트 수No보다 0.5% 많은 카운트 수(No+△N)=4824가 출되었을 때, AND 게이트 16은 저속 검출신호(GSLOW)를 출력한다.

이 실시예에 대한 제1기준 카운트 수 Na양은 회전 속도의 빠른 한계에 대해 [4776]보다 적은[4608]로 선택되고, 더 나아가, 비록 모터회전의 설계 명세서의 앞으로의 수정을 고려할지라도 회전 속도에 빠른 한계에 대응하는 카운트 수 보다 늘 적게 선택된다.

카운트 수[4608]은 제1카운터(10)의 [512]와 [4096]의 비트 출력들을 연결함으로써 이루어진다. [4608]을 검출했을 때, AND 게이트(18)는 H신호를 출력한다. AND 게이트(18)의 H출력은 D-FF(20a)의 D단자로 입력된다. D-FF 20a의 클럭펄스단자(CLK)에는 클럭펄스들이 입력된다. D-FF(20a)의

출력은 제2카운터(22)의 클리어 단자

에 입력되고, 다른 D-FF(20b)의 클럭펄스(CLK)에도 입력되며 단자에는 TIEUP의 H레벨이 입력된다.

D-FF(20b)의 클리어 단자(

)는 반전된 제2리세트 신호(RST2)가 입력된다. D-FF(20b)의

출력은 D-FF(20a)의 클리어 단자(CLR)에 입력된다.

그러므로, 제8도의 타이밍 챠트에 도시된 바와 같이 AND게이트(18)로부터D-FF(20a)에 출력된 H레벨이 L레벨로 떨어질 때, D-FF(20a)의

단자는 네기티브 펄스를 출력한다. 제1출력 펄스보다 더 늦은 AND게이트(18)의 출력펄스들은 D-FF(20a)로부터 출력되지 않는다.

따라서, 다음 제2리세트 신호(RST2)가 입력될때까지 D-FF(20b)의

단자는 L이다.

그러므로, 2개의 D-FF(20a와 20b)으로 형성된 리세트 신호 형성 회로는 제2카운터(22)를 클리어하기 위하여 AND게이트(18)로부터 출력되는 연속 펄스들의 제1펄스가 제공되었을 때에만 네가티브 리세트 신호(RSTb)를 제2카운터(22)로 출력한다.

제2카운터(22)에서 출력된 리세트 신호 (RSTb)는 제6도와 제8도에서는 네가티브지만 간단히 설명하기 위해 제5도와 제7도에서는 포지티브로 나타내었다. 제2카운터(22)의 클럭에도 단자(CLK)에도 클럭펄스들이 입력된다.

따라서, 제1카운터(10)가 제1기준 카운트 수(Na)를 카운터 했을 때, D-FF(20a)에 의해 클리어 된 후에 제2카운터(22)는 클럭펄스들을 다시 카운팅하기 시작한다. 제2카운터(22)에는 프리세트 데이터 단자(A, B, C, D...)가 제공되며 프리세트 회로(42)는 하이나 로우레벨을 선택적으로 인가함으로써 제2기준 카운트 수(Nb)를 영구적으로 프리세팅하기 위하여 프리세트 데이터 단자들 (A,B,C,D...)의 각각에 연결된다.

제2카운터(22)에서 프리세트 되는 제2기준 카운트 수(Nb)는 앞에서 설명했듯이 (No-Na)이므로 본실시예에서는 192=4800-4608이다.

카운트 수가 프리세트 수 Nb=192에 이르렀을 때, 제2카운터(22)는 제2목표속도 검출신호(GJUST-Ⅱ)로서 캐리신호를 출력한다. 검출되는 카운트 수를 세트하기 위한 연결은 제12도를 참조하여 나중에 상세히 설명한다.

모터 회전속도 제어회로(100)는 리세트-세트형 플립플롭(RS-FF)과 D-FF들(46,48 및 50) 그리고 NAND게이트(52,54)를 사용하는 래치회로(44)로 구성된 서브속도 제어회로가 더 제공되므로 서브속도 제어회로는 리세트 신호들 RST1, RST2 및 제1 및 제2기준 카운트 수 신호들(GJUST나 GJUST-Ⅱ)에 따라 제어된다.

이하, 서브속도 제어회로의 동작을 제9도를 참조하여 좀더 상세히 설명하기로 한다. 전술한 바와 같이, 모터 회전속도가 목표 속도보다 빨라질 때 제1카운터(10)가 목표 카운트 수 No를 카운터 하기 전에 다음의 제1리세트 신호 RST1에 의해서 클리어 된다.

그러나, 본 발명의 회로에서, 제1목표 카운트 수 No 대신에 캐리 출력이 제2카운터(22)로부터 제2기준 카운트 수 신호(GJUST-Ⅱ)로서 얻어지며, D-FF(48)을 세트함으로써 타이 업 신호(TIEUP)의 H레벨이 L레벨을 NAND 게이트(52)에 입력하기 위해 D-FF(48)의

단자로부터 반전되어 입력된다.

바꾸어 말하면, 주기 D′ 동안에 제2리세트 신호(RST2)는 D-FF을 제2목표속도 검출신호(GJUST-Ⅱ)가 D-FF을 세트할 때까지 클리어 한다. 즉, D-FF-(48)을 출력

은 H이다(엄밀한 의미는, 도시된 제7a도에서 D′ 주기의 양이 D-FF(20a)에 발생된 시간지연 때문에 제9도보다 원 클럭 싸이클이 길게 그려졌다).

한편, 제1목표속도 검출신호(GJUST)가 출력되지 않기 때문에 래치회로(44)의

출력은 H가 되어 D-FF(46)을 세트한다. 따라서, NAND게이트(52)에 신호 -CNTRL로서 출력되는 그의 Q출력은 H이다.

그러므로, NAND 게이트(52)의 출력(DEC)은 D′ 주기동안에 L이다.

NAND게이트(52)로부터 출력된 L은 모터 회전속도를 감소시키기 위하여 차아지 펌프(chrge pump)(104)의 CR시정수회로(도면에서는 도시되지 않았음)에서 캐패시터를 방전하기 위하여 스위치 회로(102)에서의 스위치(도면에서는 도시되지 않았음)를 전도성으로 만든다. 그러므로, 모터는 목표 싸이클 시간으로부터 편차 D′ 주기동안에 감속된다.

한편, 모터회전 속도가 목표속도보다 느릴 때, AND 게이트(12)에 의하여 목표 카운트 수(No)를 검출하면, AND 게이트(12)에서 출력된 제1목표속도 검출신호(GJUST)는 D-FF(50)을 세트함으로써 NAND게이트(54)에 대한 D-FF(50)의 Q출력은 L로 된다.

그러므로, 제1목표속도 검출신호(GJUST)와 제2리세트 신호(RST2) 사이의 D′ 주기동안 NAND게이트(54)로부터의 출력된 신호(INC)는 L이고 회전속도를 증가시키기 위하여 차아지 폄프(charge pump)(104)에서 CR시정수회로의 캐패시터를 충전시키기 위해 스위치회로(102)에서의 다른 스위치(도면에서는 도시되지 않았음)을 전도성으로 만든다.

그러므로, 모터는 목표회전 속도로부터 모터의 회전 싸이클 시간의 편차 D″ 주기동안 가속된다. 또한, 가속 검출신호(GFAST)와 감속 검출신호(GSLOW)가 알람검출회로(alarm detection circuit)(56)에 압력됨으로써 알람검출회로(56)는 관련된 외부신호들에 제어신호들을 출력하기 위하여 속도 가속 검출신호(GJAST) 등의 존재를 체크할 수 있다.

제10도는 제6도의 모터회전 속도 제어회로(100)에 있는 리세트 신호 형성회로(36)의 실시예의 회로 구성예를 도시한 것이다. 리세트 신호 형성회로(36)는 회전신호들(GH1과 GH3)이 3상 홀소자로부터 입력되는 AND 게이트 58, 3상 홀소자로부터의 신호 GH2에 의해서 세트되고, AND 게이트(58)의 출력에 의해서 리세트되는 RS-FF으로 구성된 래치회로(60), 래치회로(60)의

출력이 클럭단자(CLK)에 입력되는 D-FF(62), 클력단자(CLK)에 클럭펄스들이 입력되고, D단자에 D-FF(62)의 Q출력이 입력되는 D-FF[64], D단자에 D-FF[64]의 Q출력이 입력되고, 그의 클럭단자(CLK)에 클럭펄스들이 입력되는 D-FF(66), D-FF[64]의

출력과 D-FF(66)의

출력이 반전되어 입력되는 AND 게이트(68) 등으로 구성되어 있다.

제11도는 리세트 신호 형성회로(36)의 동작 타이밍 차트이다. 모터에 제공된 3상 홀 소자들에서 출력된 회전신호들(GH1,GH2,GH3)은 모터 회전 싸이클 시간(Tn)에 관하여 소정의 위상만큼 시프트되어 연속적으로 발생되는 바, 여기서, 모터 회전 싸이클 시간(Tn)은 예를들어, 도면에서 알 수 있는 것과 같이 3상홀 소자 입력(GH3)의 2개 싸이클로 주어져 있다.

그러므로, AND 게이트(58), 플립플롭들(60,62,64,66) 및 AND 게이트(68)에 의해 처리될 때 회전 신호들(GH1,GH2,GH3)은 클럭 싸이클과 같은 펄스폭을 가지는 제1리세트 신호(RST1)로 인해 변환되고 싸이클 시간(Tn)을 가지는 단일모터 회전과 동기화되어 AND 게이트(68)로부터 출력된다.

그 다음, D-FF(38)은 제1리세트 신호(RST1)으로부터 지연된 1개의 클럭 싸이클인 제2리세트 신호(RST2)를 출력한다.

제12도를 참조하여 제1카운터(10)와 AND 게이트(12,14,16,18)를 지금부터 상세히 설명하기로 한다. 체인들로 형성된 프레임이 서로 분리되어 있지만 프레임 내부는 단일 LST패키지의 내부를 나타내고, 프레임의 외부는 제6도의 도선(40″)과 다수의 도선에 의해 외부 회로에 연결된다.

제1카운터(10)는 주파수 분할 카운터(76)과 각각 4개비트 카운터로 구성된 카운터(72,74,76,78)로 이루어진다. 주파수 분할 카운터(70)는 클럭 주파수를 16분주하기 위하여 프리세트되고 다음 카운터(72)로 입력된다.

카운터(72)는 카운트 수[1,2,4,8]의 각 비트 출력을 발생시키고 카운트 수[8]에서 다음 카운터(72)로 캐리를 출력한다. 카운터(74)는 카운트 수[16,32,64,128]의 비트 출력들을 가지며 카운트[128]에서 다음 카운터(76)에 캐리를 출력한다.

카운터(76)는 카운트 수[256,512,1024,2048]의 각 비트 출력을 발생시키고, 다음 카운트[2048]에서 다음카운터 78에 캐리를 출력한다. 마지막 카운터(78)는 카운트 수[4096]의 비트 출력을 발생시킨다. 각 카운트수에 대응하는 카운터들(72,74,75 및 78)의 비트 출력들을 AND 게이트들(80,82,84,86,88 및 90)에 선택적 입력된다.

본 실시예에서, 목표 카운트 수 No(=4800)은 AND 게이트(88)에 의해서 검출되고 하한속도에 대한 카운트 수 즉, No(=4800)보다 0.5% 큰 [4824]는 AND게이트(86)에 의해서 검출되고 상한속도에 대한 카운트수 즉, No(=4800)보다 0.5% 적은 [4776]는 AND에이트(90)에 의해서 검출된다.

상술한 바와 같이 AND게이트들의 각 카운트 수를 검출하는 AND게이트들의 입력단자는 다음과 같이 카운터를(72-78)에 연결되어 있다. 카운터(72)의 카운트 수[8]과 카운터(74)의 카운트 수[128]의 비트 출력들은 합계가 되는 카운트 수[136]과 대응하는 출력을 수용하기 위하여 AND게이트(80)으로 입력되고 합인카운트 수[80]을 출력하기 위하여 카운터(74)의 카운트 수들[16],[64]의 비트 출력들이 입력된다.

누구나 카운터(76)의 카운트 수[512]와 카운터(78)의 카운트 수[4096]의 비트 출력들은 합이 되는 카운트수[4608]을 출력하기 위하여 AND 게이트984)에 입력된다. AND게이트(80,82,84)의 이들 출력들은 AND게이트(86,88,90)에 선택적으로 입력된다.

또한, 제1게이트 회로(12)와 같은 (AND게이트 88)에는 3개 입력들의 카운트 수들의 합계[64+128+4608=4800]의 카운트 수를 검출하기 위하여 3개의 수 즉, AND게이트(84)의 출력과 카운터(74)의 카운트수들[64],[128]이 입력된다. 게이트 회로(16)와 같은 AND게이트(90)에는 3개 입력들이 합계[32+136+4608=4776]의 카운트 수를 검출하기 위하여 카운터(74)의 카운트 수[32]의 비트 출력들과 AND게이트들(80,94)의 출력이 입력된다.

AND게이트들(86,88,90)의 각 출력은 클럭펄스들과 동기화되어 다음 NAND게이트들(86,88,90)에 입력됨으로써 NAND게이트(94)는 목표속도 검출신호(GJUST)를 출력하고 NAND게이트(92)는 속도감속 검출신호(GSLOW)를 출력하고 NAND게이트(96)는 속도가속 검출신호(GFAST)를 출력한다. 제1AND게이트(12)와 AND게이트(84)에는 합계가 카운트 수 Na(=4608)을 검출하기 위하여 카운터(78)의 비트출력[4096]과 카운터(76)의 비트출력[512]가 입력된다.

클럭펄스들이 주파수를 4.6MHz라고 가정하면, 목표속도 검출신호(GJUST)의 출력의 싸이클 시간은 다음과 같이 주어진다.

(목표 카운트 수 No×분주수)/클럭주파수=(4800×16)/416×10⁶=0.0167㎲

그러므로, 1분당 모터회전의 수는 다음과 같이 주어진다.

60×(1/0.0167)=3593=3600rpm

목표 모터 속도 3600rpm 4800rpm으로 수정된다면 (NO(=4800)는 [3594]로 수정되어야만 한다. 카운트 수[3594]는 카운터들[72,74,76,78]의 5개 비트 출력들[2048,1024,512,8,2]로 구성된다.

따라서, 회로 연결들이 수정됨으로써 비트 출력들은 AND게이트(88)에 입력되기 위해 모여진다. AND게이트(18)에 대한 카운터(10)의 출력들의 연결들이 또한 수정됨으로써 Na는 (No-N_б)는 3402(=3594-192)이다. 목표속도에 대한 상하한이 ±0.5%이면, 카운터(10)의 비트 출력들의 각각은 속도증가 검출을 위해 수정한 목표 카운트 수[3594]보다 0.5% 적은 카운트[3576]보다 0.5% 많은 카운트수 [3612]를 구성하기 위하여 AND게이트를(90과86)의 입력단자에 입력된다.

AND게이트들(84,86,88 및 90)에 의하여 검출되는 카운트 수들의 수정은 LSI패키지로부터 끌어낸 AND게이트들(16-18)과 카운터(10)의 입/출력 단자의 외부핀의 외부 연결을 수정함으로써 쉽게 이루어진다.

더우기, 목표모터 속도가 수정될 때에도 두 번째 카운터(22)의 카운트 수 N_б(=192)는 수정 없이 동일하게 유지시킬 수 있다. 따라서, 두 번째 카운터(22)를 세팅하기 위한 연결핀을 패키지의 외부로 끌어낼 필요가 없다. 그 결과, 상술된 예의 경우에 대한 8개 연결핀의 수만큼 제거할 수 있다. 그러므로, 패키지의 크기 뿐만 아니라 LSI의 비용을 줄일 수 있다.

상술된 바람직한 실시예에서는, 비록 게이트 회로들(12,14,16)의 각각이 2개 내지 3개 입력단자를 가지는 연속적으로 연결된 다수의 AND게이트들로 구성되지만, 게이트 회로는 설계명세서의 요구에 따라 입력단자들의 임의의 수를 가지는 게이트들의 임의의 회로 구성으로 구성될 수 있다.

상술된 바람직한 실시예에서는, 비록 모든 비트 출력들이 카운트 수[1,2,4]를 포함하지만 [1과 2]등과 같은 비트 출력들의 일부는 요구가 만족된다면 생략될 수 있다.

상술한 바람직한 실시예에서는 비록 다른 회로에 본래적으로 제공된 클럭펄스들이 주기를 카운팅하기 위해 사용되지만 카운트 하기 위한 카운터들의 클럭펄스들은 카운터에 입력되기 전에 분할될 수 있다.

본 발명의 많은 특징과 장점들은 자세한 설명으로부터 명백하고, 첨부된 청구항에 의하여 발명의 영역과 진실한 취지에 해당하는 시스템의 장점과 특징 모두를 커버하려 한다.

더 나아가, 많은 수정과 변화는 기술면에서 능숙한 사람들에 의해 쉽게 일어날 수 있기 때문에 도시되고 설명된 동작과 정확한 구조로 발명을 제한하고 싶지는 않다.

따라서, 발명의 영역에 해당하는 적당한 수정과 변화는 본 발명의 범위에 포함될 것이다.

Claims

모터의 각1회전에 의해 발생된 리셋신호에 의해 클리어된 후 다음 리셋신호가 입력될 때까지 입력되어지는 클럭펄스들의 수를 카운팅하기 위한 제1카운터와, 소정의 목표모터 속도에 해당하는 소정의 목표카운트 수를 카운트하여 제1목표 속도검출 신호를 발생하기 위한 제1카운터 검출용 제1게이트 회로와, 소정의 제1기준 카운트 수를 카운트하여 제1기준 카운트 수 검출신호를 출력하기 위한 상기의 제1카운터 검출용 제2게이트 회로와, 각 회전 싸이클을 위해 상기의 제1목표 기준 카운트 수 검출신호의 제1펼스에 따라 제2리셋신호를 출력하기 위한 리셋신호 발생기 및 상기의 목표 카운트 수와 상기의 제1기준 카운트수의 차이인 소정의 제2기준 카운트 수로 영구적 프리셋트되고, 상기의 제2리셋신호에 의해 리셋된 후 입력되는 클럭신호를 카운팅하되, 상기의 제2기준 카운트 수를 업카운팅할 때 제2목표 속도검출 신호를 발생하기 위한 제2카운터로 구성된 것을 특징으로 하는 모터 회전속도 제어회로.
제1항에 있어서, 상기의 모터 회전속도 제어회로를 수용하기 위한 패키지 및 상기의 패키지로부터 인출되어 상기의 제1카운터를 상기의 제1 및 제2게이트 회로에 연결하여 상기의 제1 및 제2게이트 회로에 의해 검출되어지는 카운트 수를 가변적으로 결정하기 위한 연결핀들을 또한 포함하는 것을 특징으로 하는 모터회전속도 제어회로.
제1항에 있어서, 상기의 제1카운터에 연결되어 모터회전속도 허용범위의 소정의 상한에 해당하는 소정의 카운트 수를 카운트 하기 위한 상기의 제1카운터 검출용 제3게이트 회로를 또한 포함하는 것을 특징으로 하는 모터회전속도 제어회로.
제1항에 있어서, 상기의 제1카운터에 연결되어 모터회전속도 허용범위의 소정의 하한에 해당하는 소정의 카운트 수를 카운트 하기 위한 상기의 제1카운터 검출용 제4게이트 회로를 또한 포함하는 것을 특징으로 하는 모터회전속도 제어회로.