JPS61180314A - 速度制御装置 - Google Patents
速度制御装置Info
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- JPS61180314A JPS61180314A JP60015830A JP1583085A JPS61180314A JP S61180314 A JPS61180314 A JP S61180314A JP 60015830 A JP60015830 A JP 60015830A JP 1583085 A JP1583085 A JP 1583085A JP S61180314 A JPS61180314 A JP S61180314A
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- Japan
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- signal
- counter
- speed
- circuit
- rotor
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Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/16—Controlling the angular speed of one shaft
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、磁気録画再生装置（ＶＴＲ）などのように回
転体の回転速度を高精度に制御する場合に用いる速度制
御装置に関するものである。
転体の回転速度を高精度に制御する場合に用いる速度制
御装置に関するものである。
従来、この種の速度制御装置として例えば特開昭５７−
６２４２６号公報に示されているものがある。
６２４２６号公報に示されているものがある。
第６図は、この公報に示された従来のディジタル速度制
御装置を示す図であり、■はタイミングパルス発生回路
、２は２人力ＡＮＤゲート回路、３はｍビット２進カウ
ンタ、４は（ｎ−１）入力ＡＮＤゲート回路、５は（ｍ
−ｎ）入力ＡＮＤゲート回路、６はｎビットのゲート群
、７はｎビットのレジスタ、８はパルス幅変調回路であ
る。
御装置を示す図であり、■はタイミングパルス発生回路
、２は２人力ＡＮＤゲート回路、３はｍビット２進カウ
ンタ、４は（ｎ−１）入力ＡＮＤゲート回路、５は（ｍ
−ｎ）入力ＡＮＤゲート回路、６はｎビットのゲート群
、７はｎビットのレジスタ、８はパルス幅変調回路であ
る。
第７図は、第６図のディジタル速度制御装置の各部の波
形図であり、ｑはカウンタ３の計数値、Ｕはｎビットの
ゲート群６の出力、Ｖはｎビットレジスタ７の出力をア
ナログ的に表わしている。
形図であり、ｑはカウンタ３の計数値、Ｕはｎビットの
ゲート群６の出力、Ｖはｎビットレジスタ７の出力をア
ナログ的に表わしている。
タイミングパルス発生回路１は所定周期のクロックパル
スｋを用い、制御すべき回転体の回転速度に応じた周期
を有する回転検出信号ｌ （以下この信号をＦＧ倍信号
称す）と同期した信号Ｏを発生する。また上記タイミン
グパルス発生回路１は信号Ｏと一定時間の位相差を有す
る信号Ｒを発生する。この信号Ｒは２進カウンタ３をリ
セットするためのリセットパルスとなり、また信号Ｏは
ｎビットのゲートレジスタ７に記憶されるためのランチ
パルスとなる。
スｋを用い、制御すべき回転体の回転速度に応じた周期
を有する回転検出信号ｌ （以下この信号をＦＧ倍信号
称す）と同期した信号Ｏを発生する。また上記タイミン
グパルス発生回路１は信号Ｏと一定時間の位相差を有す
る信号Ｒを発生する。この信号Ｒは２進カウンタ３をリ
セットするためのリセットパルスとなり、また信号Ｏは
ｎビットのゲートレジスタ７に記憶されるためのランチ
パルスとなる。
ｍビット２進カウンタ３の計数動作にあたっては、第７
図のｑに示す如く、ＦＧ信信号色同期したリセットパル
スＲによって２進カウンタ３がリセットされ、その直後
から２進カウンタ３の計数が開始される。そして、２進
カウンタ３の計数値ｑが（２’ −２” ）になれば、
ＡＮＤゲート回路５からこのことを示す信号ｔが発生さ
れ、この信号ｔによりｎビットのゲート群６が開き、２
進カウンタ３の下位ｎビットの計数値がレジスタ７に対
して出力される。また、２進カウンタ３の計数値ｑが最
大値の（２′″−１）になれば、すなわち２進カウンタ
３の全ビット出力が“ｌ”になればＮＡＮＤゲート回路
４の出力信号ｒによりＡＮＤゲート回路２が閉じられ、
２進カウンタ３の計数動作が停止される。なお、このと
きはｎビットのゲート群６の出力は（２’−１）となる
。
図のｑに示す如く、ＦＧ信信号色同期したリセットパル
スＲによって２進カウンタ３がリセットされ、その直後
から２進カウンタ３の計数が開始される。そして、２進
カウンタ３の計数値ｑが（２’ −２” ）になれば、
ＡＮＤゲート回路５からこのことを示す信号ｔが発生さ
れ、この信号ｔによりｎビットのゲート群６が開き、２
進カウンタ３の下位ｎビットの計数値がレジスタ７に対
して出力される。また、２進カウンタ３の計数値ｑが最
大値の（２′″−１）になれば、すなわち２進カウンタ
３の全ビット出力が“ｌ”になればＮＡＮＤゲート回路
４の出力信号ｒによりＡＮＤゲート回路２が閉じられ、
２進カウンタ３の計数動作が停止される。なお、このと
きはｎビットのゲート群６の出力は（２’−１）となる
。
−４、ｎビットレジスタ７にはりセントパルスＲにより
ｍビット２進カウンタ３がリセットされる直前のｎビッ
トのゲート群６の出力Ｕがラッチパルス０によって記憶
される。
ｍビット２進カウンタ３がリセットされる直前のｎビッ
トのゲート群６の出力Ｕがラッチパルス０によって記憶
される。
ここで、ＦＣＣ信号炉基準周波数と同一のとき、すなわ
ちラッチパルスＯおよびリセットパルスＲが基準周波数
と同一のとき、ラッチパルスＯによりレジスタ７に記憶
する時点のｎビットのゲート群６の出力が（２” −１
） 、すなわち２進カウンタ３の計数値ｑが（２ｆｆｉ
−２”−１）となるようにクロックパルスにの周期が選
定されている。そして、レジスタ７に記憶された値Ｖを
パルス変調回路８によりパルス変調出力Ｗとして取り出
し、駆動回路（図示せず）を介してモータに印加し回転
体の速度制御を行なうように構成され、しかもＦＧ信信
号色基準周波数と同一のとき、パルス幅変調出力Ｗのデ
ユーティサイクルが５０％となるようにパルス幅変調回
路８が構成されている。
ちラッチパルスＯおよびリセットパルスＲが基準周波数
と同一のとき、ラッチパルスＯによりレジスタ７に記憶
する時点のｎビットのゲート群６の出力が（２” −１
） 、すなわち２進カウンタ３の計数値ｑが（２ｆｆｉ
−２”−１）となるようにクロックパルスにの周期が選
定されている。そして、レジスタ７に記憶された値Ｖを
パルス変調回路８によりパルス変調出力Ｗとして取り出
し、駆動回路（図示せず）を介してモータに印加し回転
体の速度制御を行なうように構成され、しかもＦＧ信信
号色基準周波数と同一のとき、パルス幅変調出力Ｗのデ
ユーティサイクルが５０％となるようにパルス幅変調回
路８が構成されている。
従って、ＦＧ信信号色周期が基準周期より短いときには
レジスタ７には（２”−１）より小さい値、すなわち基
準周期との誤差に応じた値が記憶され、パルス幅変調回
路８からはデユーティサイクルが５０％以下のパルス幅
変調出力Ｗが出力され、回転体の回転速度は減少方向に
制御される。
レジスタ７には（２”−１）より小さい値、すなわち基
準周期との誤差に応じた値が記憶され、パルス幅変調回
路８からはデユーティサイクルが５０％以下のパルス幅
変調出力Ｗが出力され、回転体の回転速度は減少方向に
制御される。
第６図に示す従来の速度制御装置は、このように回転体
の回転速度の現在値と基準速度との誤差をｎビットの２
値信号で取り出し、この２値信号によってパルス幅変調
回路８から出力する信号のデユーティサイクルを制御す
ることにより、回転体の回転速度を基準速度に制御する
ものである。
の回転速度の現在値と基準速度との誤差をｎビットの２
値信号で取り出し、この２値信号によってパルス幅変調
回路８から出力する信号のデユーティサイクルを制御す
ることにより、回転体の回転速度を基準速度に制御する
ものである。
ところが、以上説明した従来の速度制御装置は、回転体
の回転速度の現在値と基準速度との誤差をｎビットの２
値信号で取り出しているため、回路が複雑となり、また
回路相互間の配線数も増加し、回路基板などへの実装が
煩雑になるという問題点がある。
の回転速度の現在値と基準速度との誤差をｎビットの２
値信号で取り出しているため、回路が複雑となり、また
回路相互間の配線数も増加し、回路基板などへの実装が
煩雑になるという問題点がある。
この発明は上記のような問題点を解消するためになされ
たもので、簡単にして単純な回路構成で回転体の回転速
度を基準速度に制御することができる速度制御装置を提
供することを目的とする。
たもので、簡単にして単純な回路構成で回転体の回転速
度を基準速度に制御することができる速度制御装置を提
供することを目的とする。
〔問題点を解決するだめの手段〕
本発明は、回転体の回転速度に応じた周期の回転検出信
号を受け、この回転検出信号に対応した周期の同期信号
を発生する同期信号発生回路と、所定周期のクロックパ
ルスを計数し、その計数値が所定値に達するまでの時間
が回転体回転速度の基準速度に対応するように選定され
たカウンタと、前記同期信号の一周期の開始時点におい
て所定パルス幅のタイミングパルスを発生するタイミン
グパルス発生回路と、前記タイミングパルスの発生後前
記カウンタからその計数値が所定値に達したことを示す
所定値信号が発生されるまで前記カウンタを計数モード
に設定し、所定値信号の発生後次に新たなタイミングパ
ルスが発生されるまで前記カウンタを計数停止モードに
設定する制御信号を発生するカウンタ制御回路と、前記
制御信号と前記同期信号とを入力し、これら信号の時間
差に応じたパルス幅の加速信号または減速信号を発生す
る論理ゲート回路とから構成したものである。
号を受け、この回転検出信号に対応した周期の同期信号
を発生する同期信号発生回路と、所定周期のクロックパ
ルスを計数し、その計数値が所定値に達するまでの時間
が回転体回転速度の基準速度に対応するように選定され
たカウンタと、前記同期信号の一周期の開始時点におい
て所定パルス幅のタイミングパルスを発生するタイミン
グパルス発生回路と、前記タイミングパルスの発生後前
記カウンタからその計数値が所定値に達したことを示す
所定値信号が発生されるまで前記カウンタを計数モード
に設定し、所定値信号の発生後次に新たなタイミングパ
ルスが発生されるまで前記カウンタを計数停止モードに
設定する制御信号を発生するカウンタ制御回路と、前記
制御信号と前記同期信号とを入力し、これら信号の時間
差に応じたパルス幅の加速信号または減速信号を発生す
る論理ゲート回路とから構成したものである。
カウンタの計数開始後にその計数値が所定値に達すると
カウンタ制御回路から出力される制御信号はこの時点で
カウンタを計数停止モードに設定する信号に切換ねるが
、この制御信号が計数停止モードに切換わるまでの時間
は基準速度に対応したものとなっている。従って、この
制御信号と同期信号とを論理和ゲート回路に人力するこ
とにより、これら信号の時間差と位相差に応じたパルス
幅の信号が得られる。そこで、制御信号の位相が進んで
いる場合の信号を加速信号、逆に遅れている場合の信号
を減速信号とすることにより、回転体は基準速度に制御
されるようになる。
カウンタ制御回路から出力される制御信号はこの時点で
カウンタを計数停止モードに設定する信号に切換ねるが
、この制御信号が計数停止モードに切換わるまでの時間
は基準速度に対応したものとなっている。従って、この
制御信号と同期信号とを論理和ゲート回路に人力するこ
とにより、これら信号の時間差と位相差に応じたパルス
幅の信号が得られる。そこで、制御信号の位相が進んで
いる場合の信号を加速信号、逆に遅れている場合の信号
を減速信号とすることにより、回転体は基準速度に制御
されるようになる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、９はＦＣ同期信号発生回路、１０はタ
イミングパルス発生回路、１１はカウンタ制御回路、１
２はｍビットの２進カウンタ、１３は加速信号用ゲート
回路、１４は減速信号用ゲート回路である。
イミングパルス発生回路、１１はカウンタ制御回路、１
２はｍビットの２進カウンタ、１３は加速信号用ゲート
回路、１４は減速信号用ゲート回路である。
次にこの実施例の動作について第２図のタイムチャート
を参照して説明する。
を参照して説明する。
まず、ＦＧ同期信号発生回路９は、ＦＧ倍信号に同期し
た同期信号Ｃをクロックパルスａに基づいて発生する。
た同期信号Ｃをクロックパルスａに基づいて発生する。
また、タイミングパルス発生回路１０は、同期信号Ｃの
立上りに同期した信号ｄを発生する。この信号ｄはカウ
ンタ制御回路１１に作用して２進カウンタ１２のリセッ
ト状態を解除させる。２進カウンタ１２はリセット状態
が解除されると、クロックパルスａを計数するようにな
るが、その計数値が予め設定された所定値（ここでは最
大値）になると、このことを示すターミナルカウントパ
ルスｆを出力する。カウンタ制御回路１１は、このター
ミナルカウントパルスｆとタイミングパルス発生回路１
０から出力される前記リセット解除パルスｄによってカ
ウンタ制御信号ｅを出力する。
立上りに同期した信号ｄを発生する。この信号ｄはカウ
ンタ制御回路１１に作用して２進カウンタ１２のリセッ
ト状態を解除させる。２進カウンタ１２はリセット状態
が解除されると、クロックパルスａを計数するようにな
るが、その計数値が予め設定された所定値（ここでは最
大値）になると、このことを示すターミナルカウントパ
ルスｆを出力する。カウンタ制御回路１１は、このター
ミナルカウントパルスｆとタイミングパルス発生回路１
０から出力される前記リセット解除パルスｄによってカ
ウンタ制御信号ｅを出力する。
すなわち、カウンタ制御回路１１は２進カウンタ１２の
計数開始後その計数値が最大値になるまで２進カウンタ
１２を計数モードに設定する“Ｌ”レベルの制御信号ｅ
を出力し、最大値に達した後は次の新たなリセット解除
パルスｄが出力されるまで２進カウンタ１２を計数停止
モードに設定する“Ｈ”レベルの制御信号ｅを出力する
。
計数開始後その計数値が最大値になるまで２進カウンタ
１２を計数モードに設定する“Ｌ”レベルの制御信号ｅ
を出力し、最大値に達した後は次の新たなリセット解除
パルスｄが出力されるまで２進カウンタ１２を計数停止
モードに設定する“Ｈ”レベルの制御信号ｅを出力する
。
一方、加速信号用ゲート回路１３はＦＧ同期信号発生回
路９から出力される同期信号Ｃの反転信号とカウンタ制
御信号ｅの論理積をとって加速信号ｇを出力する。同様
に、減速信号用ゲート回路１４はＦＧ同期信号発生回路
９から出力される同期信号Ｃとカウンタ制御信号ｅの反
転信号の論理積をとって減速信号りを出力する。
路９から出力される同期信号Ｃの反転信号とカウンタ制
御信号ｅの論理積をとって加速信号ｇを出力する。同様
に、減速信号用ゲート回路１４はＦＧ同期信号発生回路
９から出力される同期信号Ｃとカウンタ制御信号ｅの反
転信号の論理積をとって減速信号りを出力する。
ここで、前記リセット解除パルスｄによって２進カウン
タ１２が計数モードとなってからこの直後にターミナル
カウントパルスｆが生じるまでの期間を回転体の回転速
度が基準速度となったときのＦＧ倍信号の周期に一敗す
るようにクロックパルスａの周波数と２進カウンタ１２
の最大計数値を設定しておくと、２進カウンタ１２の計
数値が最大値に達するたびに反対レベルに切換えられる
カウンタ制御信号ｅの“Ｌ”レベル期間は回転体の基準
速度に対応した周期となる。
タ１２が計数モードとなってからこの直後にターミナル
カウントパルスｆが生じるまでの期間を回転体の回転速
度が基準速度となったときのＦＧ倍信号の周期に一敗す
るようにクロックパルスａの周波数と２進カウンタ１２
の最大計数値を設定しておくと、２進カウンタ１２の計
数値が最大値に達するたびに反対レベルに切換えられる
カウンタ制御信号ｅの“Ｌ”レベル期間は回転体の基準
速度に対応した周期となる。
従って、この制御信号ｅと同期信号Ｃとをゲート回路１
３．１４に入力すると、回転体の速度が基準速度よりも
低い場合には同期信号Ｃと制御信号８の“Ｌ″レベル時
間差に応じたパルス幅の加速信号ｇがゲート回路１３か
ら出力される。逆に、回転体の速度が基準速度よりも高
い場合には、同期信号Ｃと制御信号ｅの“Ｌ”レベル時
間差に応じたパルス幅の減速信号りがゲート回路１４か
ら出力される。
３．１４に入力すると、回転体の速度が基準速度よりも
低い場合には同期信号Ｃと制御信号８の“Ｌ″レベル時
間差に応じたパルス幅の加速信号ｇがゲート回路１３か
ら出力される。逆に、回転体の速度が基準速度よりも高
い場合には、同期信号Ｃと制御信号ｅの“Ｌ”レベル時
間差に応じたパルス幅の減速信号りがゲート回路１４か
ら出力される。
従って、この加速信号ｇおよび減速信号りを図示しない
駆動回路を介してモータに供給することにより、このモ
ータに連結された回転体は基準速度に制御される。
駆動回路を介してモータに供給することにより、このモ
ータに連結された回転体は基準速度に制御される。
このように本実施例においては、回転体の回転速度と基
準速度との差を同期信号Ｃとカウンタ制御信号ｅとの時
間差および位相差によって検出しているため、従来のよ
うに複数ビットのゲート群やレジスタを設ける必要はな
くなり、構成を極めて単純に、しかも簡単なものとする
ことができ、回路基板などへの実装も容易となる。
準速度との差を同期信号Ｃとカウンタ制御信号ｅとの時
間差および位相差によって検出しているため、従来のよ
うに複数ビットのゲート群やレジスタを設ける必要はな
くなり、構成を極めて単純に、しかも簡単なものとする
ことができ、回路基板などへの実装も容易となる。
なお、上記実施例において、ＦＧ同期信号発生回路９の
出力信号ＣはＦＧ倍信号を１／２分周した信号となって
いるが、ＦＧ同期信号発生回路９の出力は１パルスがＦ
Ｇ倍信号の１周期分の“Ｌ”レベルとＦＣ信号すの周期
のＮ倍（Ｎは自然数）の“Ｈ”レベルと有する複数のパ
ルス信号で構成してもよい。ただしＦＧ同期信号発生回
路９の出力信号を複数パルスで構成した場合は、タイミ
ングパルス発生回路１０、カウンタ制御回路１１、ｍビ
ット２進カウンタ１２、加速信号用ゲート回路１３、減
速信号用ゲート回路１４から成る回路を複数回路設ける
必要がある。第３図にＦＣ同期信号発生回路９の出力信
号を３パルスＣ１，Ｃ２゜Ｃ３で構成した一例を示して
いる。
出力信号ＣはＦＧ倍信号を１／２分周した信号となって
いるが、ＦＧ同期信号発生回路９の出力は１パルスがＦ
Ｇ倍信号の１周期分の“Ｌ”レベルとＦＣ信号すの周期
のＮ倍（Ｎは自然数）の“Ｈ”レベルと有する複数のパ
ルス信号で構成してもよい。ただしＦＧ同期信号発生回
路９の出力信号を複数パルスで構成した場合は、タイミ
ングパルス発生回路１０、カウンタ制御回路１１、ｍビ
ット２進カウンタ１２、加速信号用ゲート回路１３、減
速信号用ゲート回路１４から成る回路を複数回路設ける
必要がある。第３図にＦＣ同期信号発生回路９の出力信
号を３パルスＣ１，Ｃ２゜Ｃ３で構成した一例を示して
いる。
第４図はＦＧ同期信号発生回路９の出力信号を信号Ｃ１
と信号Ｃ２の２個で構成し、速度の誤差を検知する回路
を２Ｍｉとした本発明の他の実施例を示す回路である。
と信号Ｃ２の２個で構成し、速度の誤差を検知する回路
を２Ｍｉとした本発明の他の実施例を示す回路である。
第４図において、第１図と同一部分はａおよびｂの添字
を数字の番号に付して示すと同時に、各信号名には数字
の１および２の添字を付して示している。第４図の上側
に示す回路部分はＦＧ同期信号発生回路９から出力され
る信号Ｃ１を受けて動作し、また下側に示す回路部分は
信号Ｃ２を受けて動作する。そして、これら２組の回路
部分のゲート回路１３ａ、１３ｂ。
を数字の番号に付して示すと同時に、各信号名には数字
の１および２の添字を付して示している。第４図の上側
に示す回路部分はＦＧ同期信号発生回路９から出力され
る信号Ｃ１を受けて動作し、また下側に示す回路部分は
信号Ｃ２を受けて動作する。そして、これら２組の回路
部分のゲート回路１３ａ、１３ｂ。
１４ａ、１４ｂから出力される加速信号ｇｌ。
ｇ２および減速信号ｈｌ、ｈ２はオアゲート１５゜１６
で合成されて出力される。
で合成されて出力される。
第５図は、この実施例の各部の入出力信号波形を示すタ
イムチャートであり、回転体の回転速度はオアゲート１
５．１６から出力される加速信号ｉおよび減速信号ｊに
よって制御される。
イムチャートであり、回転体の回転速度はオアゲート１
５．１６から出力される加速信号ｉおよび減速信号ｊに
よって制御される。
このようにＦＧ同期信号発生回路９から出力される信号
が複数個のパルスで構成される場合であっても、各パル
スにそれぞれ対応して同一構成の回路を複数組設けるだ
けで済み、回路構成の単純化を図ることができる。
が複数個のパルスで構成される場合であっても、各パル
スにそれぞれ対応して同一構成の回路を複数組設けるだ
けで済み、回路構成の単純化を図ることができる。
以上の説明から明らかなように本発明によれば、回転体
の回転速度と基準速度との差を、基準速度に対応した周
期を有するカウンタ制御信号と回転体の回転速度に対応
した′周期を有する同期信号との時間差と位相差によっ
て検出しているため、速度の差を検出する回路部分の構
成が単純となり、しかも極めて簡単なものとなり、回路
基板などへの実装も容易になるという優れた効果がある
。
の回転速度と基準速度との差を、基準速度に対応した周
期を有するカウンタ制御信号と回転体の回転速度に対応
した′周期を有する同期信号との時間差と位相差によっ
て検出しているため、速度の差を検出する回路部分の構
成が単純となり、しかも極めて簡単なものとなり、回路
基板などへの実装も容易になるという優れた効果がある
。
第１図は本発明による速度制御装置の一実施例を示す回
路図、第２図は第１図の実施例における各部波形を示す
タイムチャート、第３図はＦＣ同期信号発生回路の出力
信号を３パルスで構成した場合の入出力波形を示す図、
第４図は本発明による速度制御装置の他の実施例を示す
回路図、第５図は第４図の実施例における各部波形を示
すタイムチャート、第６図は従来の速度制御装置の構成
を示す図、第７図は第６図の従来装置の各部波形を示す
タイムチャートである。 ９・・・ＦＧ同期信号発生回路、１０・・・タイミング
パルス発生回路、１１・・・カウンタ制御回路、１２・
・・ｍビット２進カウンタ、１３゜１４・・・ゲート回
路。 代理人 大 岩 増 雄（ほか２名）第１図 第２図 ￥３５ｉＪ 第５図 ん 第６図 第７図 手続補正力（自効 昭和 ６距 ３月 ５日 １６事件の表示 特願昭６０−０１５８３０号２、
発明の名称 ｍ側は ３、補正をする者 代表者志岐守哉 ５、補正の対象 発明の詳細な説明、図面の欄。 ６、補正の内容 １１）９５細書ｍ２頁第１４行目ｒ（ｎ−１）入力」と
あるのをｒ（ｎ＋１）入力」と補正する。 １２１問書第２頁第１５行目「へＮＤゲート回路」とあ
るのをｒＮＡＮＤゲート回路」と補正する。 ｔｍ間書第３頁第７行目、第８行目［信号Ｒ」とあるの
を「信号ｐＪと補正する。 （４）同書第３頁第９行目ないし第１０行目「ｎビット
のゲートレジスタ７」とあるのを「ｎビットレジスタ７
」と補正する。 （６）同書第３頁第１０行目「記憶される」とあるのを
「記憶させる」と補正する。 （６１ｊｉ書第３頁第１４行目、第４頁Ｉｆｉ８行目な
いし！Ｆ１９行目、第１３行目「リセットパルスＲ」と
あるのをｒリセットパルスル」と補正する。 （７１同書第４買第１６行目、第５頁第７行目ｒ （２
−１） Ｊとあるのを「２ 」と補正する。 （２）間書第４頁第１７１〒目ｒ（２−２−１）Ｊとあ
るのをｒ２ −２ ）Ｊと補正する。 （９）同書第６頁第１行目「ｎビットの２値信号で」と
あるのを［前記手段によりｎビットの２値信号でＪ≧補
正する。 ｏ鴨間書第７頁第１５行目「論理和ゲート回路」とある
のを［論理積ゲート回路Ｊと補正する。 ｎｔｔ同書第８頁第１４行目「立上り」とあるのを「立
下り」と補正する。 簡図面、第６図、第７図を別紙のとおり補正する。 以上
路図、第２図は第１図の実施例における各部波形を示す
タイムチャート、第３図はＦＣ同期信号発生回路の出力
信号を３パルスで構成した場合の入出力波形を示す図、
第４図は本発明による速度制御装置の他の実施例を示す
回路図、第５図は第４図の実施例における各部波形を示
すタイムチャート、第６図は従来の速度制御装置の構成
を示す図、第７図は第６図の従来装置の各部波形を示す
タイムチャートである。 ９・・・ＦＧ同期信号発生回路、１０・・・タイミング
パルス発生回路、１１・・・カウンタ制御回路、１２・
・・ｍビット２進カウンタ、１３゜１４・・・ゲート回
路。 代理人 大 岩 増 雄（ほか２名）第１図 第２図 ￥３５ｉＪ 第５図 ん 第６図 第７図 手続補正力（自効 昭和 ６距 ３月 ５日 １６事件の表示 特願昭６０−０１５８３０号２、
発明の名称 ｍ側は ３、補正をする者 代表者志岐守哉 ５、補正の対象 発明の詳細な説明、図面の欄。 ６、補正の内容 １１）９５細書ｍ２頁第１４行目ｒ（ｎ−１）入力」と
あるのをｒ（ｎ＋１）入力」と補正する。 １２１問書第２頁第１５行目「へＮＤゲート回路」とあ
るのをｒＮＡＮＤゲート回路」と補正する。 ｔｍ間書第３頁第７行目、第８行目［信号Ｒ」とあるの
を「信号ｐＪと補正する。 （４）同書第３頁第９行目ないし第１０行目「ｎビット
のゲートレジスタ７」とあるのを「ｎビットレジスタ７
」と補正する。 （６）同書第３頁第１０行目「記憶される」とあるのを
「記憶させる」と補正する。 （６１ｊｉ書第３頁第１４行目、第４頁Ｉｆｉ８行目な
いし！Ｆ１９行目、第１３行目「リセットパルスＲ」と
あるのをｒリセットパルスル」と補正する。 （７１同書第４買第１６行目、第５頁第７行目ｒ （２
−１） Ｊとあるのを「２ 」と補正する。 （２）間書第４頁第１７１〒目ｒ（２−２−１）Ｊとあ
るのをｒ２ −２ ）Ｊと補正する。 （９）同書第６頁第１行目「ｎビットの２値信号で」と
あるのを［前記手段によりｎビットの２値信号でＪ≧補
正する。 ｏ鴨間書第７頁第１５行目「論理和ゲート回路」とある
のを［論理積ゲート回路Ｊと補正する。 ｎｔｔ同書第８頁第１４行目「立上り」とあるのを「立
下り」と補正する。 簡図面、第６図、第７図を別紙のとおり補正する。 以上
Claims (1)
- 回転体の回転速度に応じた周期の回転検出信号を受け、
この回転検出信号に対応した周期の同期信号を発生する
同期信号発生回路と、所定周期のクロックパルスを計数
し、その計数値が所定値に達するまでの時間が回転体回
転速度の基準速度に対応するように選定されたカウンタ
と、前記同期信号の一周期の開始時点において所定パル
ス幅のタイミングパルスを発生するタイミングパルス発
生回路と、前記タイミングパルスの発生後前記カウンタ
からその計数値が所定値に達したことを示す所定値信号
が発生されるまで前記カウンタを計数モードに設定し、
所定値信号の発生後次に新たなタイミングパルスが発生
されるまで前記カウンタを計数停止モードに設定する制
御信号を発生するカウンタ制御回路と、前記制御信号と
前記同期信号とを入力し、これら信号の時間差に応じた
パルス幅の加速信号または減速信号を発生する論理ゲー
ト回路とを備えて成る速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015830A JPS61180314A (ja) | 1985-01-30 | 1985-01-30 | 速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015830A JPS61180314A (ja) | 1985-01-30 | 1985-01-30 | 速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180314A true JPS61180314A (ja) | 1986-08-13 |
Family
ID=11899764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015830A Pending JPS61180314A (ja) | 1985-01-30 | 1985-01-30 | 速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1406376A3 (en) * | 2002-10-01 | 2006-01-18 | Siemens VDO Automotive Inc. | Speed-based open-loop start-up method for brushless DC motor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109183A (en) * | 1979-02-09 | 1980-08-22 | Matsushita Electric Ind Co Ltd | Motor speed controller |
-
1985
- 1985-01-30 JP JP60015830A patent/JPS61180314A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109183A (en) * | 1979-02-09 | 1980-08-22 | Matsushita Electric Ind Co Ltd | Motor speed controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1406376A3 (en) * | 2002-10-01 | 2006-01-18 | Siemens VDO Automotive Inc. | Speed-based open-loop start-up method for brushless DC motor |
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