JPS61224890A - 速度制御装置 - Google Patents
速度制御装置Info
- Publication number
- JPS61224890A JPS61224890A JP60064261A JP6426185A JPS61224890A JP S61224890 A JPS61224890 A JP S61224890A JP 60064261 A JP60064261 A JP 60064261A JP 6426185 A JP6426185 A JP 6426185A JP S61224890 A JPS61224890 A JP S61224890A
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- JP
- Japan
- Prior art keywords
- counter
- signal
- timing pulse
- circuit
- pulse
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/20—Controlling the acceleration or deceleration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、磁気録画再生装置（ＶＴＲ）等において、
回転体を基準周期に一致して回転駆動せしめる速度制御
装置に関するものである。
回転体を基準周期に一致して回転駆動せしめる速度制御
装置に関するものである。
従来、この種の速度制御装置として例えば特開昭５７−
６２４２６号公報に示されたものがある。
６２４２６号公報に示されたものがある。
第３図は、この公報に示された従来のディジタル速度制
御装置を示す図であり、１はタイミングパルス発生回路
、４はｍビット２進カウンタ、１８は２人力ＡＮＤゲー
ト回路、１９は（ｎ＋１）入力ＮＡＮＤゲート回路、２
０は（ｍ−ｎ）入力ＡＮＤゲート回路、２１はｎビット
のゲート群、２２はｎビットのレジスタ、２３はパルス
幅変調回路である。
御装置を示す図であり、１はタイミングパルス発生回路
、４はｍビット２進カウンタ、１８は２人力ＡＮＤゲー
ト回路、１９は（ｎ＋１）入力ＮＡＮＤゲート回路、２
０は（ｍ−ｎ）入力ＡＮＤゲート回路、２１はｎビット
のゲート群、２２はｎビットのレジスタ、２３はパルス
幅変調回路である。
第４図は第３図のディジタル速度制御装置の各部波形を
示す図であり、第４図を参照して第３図のディジタル速
度制御装置の動作を説明する。なお、第４図のｆにｍビ
ット２進カウンタ４の計数動作を、Ｖはｎビットのゲー
ト群２１の出力を、Ｗはｎビットレジスタ２２の出力を
それぞれアナログ的に表現したものである。
示す図であり、第４図を参照して第３図のディジタル速
度制御装置の動作を説明する。なお、第４図のｆにｍビ
ット２進カウンタ４の計数動作を、Ｖはｎビットのゲー
ト群２１の出力を、Ｗはｎビットレジスタ２２の出力を
それぞれアナログ的に表現したものである。
タイミングパルス発生回路１はクロックパルスａを用い
て、制御すべき回転体の回転速度に応じた周期を有する
回転検出信号ｂ（以下この信号をＦＧ倍信号称する）と
同期した信号Ｃを発生する。
て、制御すべき回転体の回転速度に応じた周期を有する
回転検出信号ｂ（以下この信号をＦＧ倍信号称する）と
同期した信号Ｃを発生する。
また、上記タイミングパルス発生回路１は、信号Ｃと一
定時間の位相差を有する信号ｅを発生する。
定時間の位相差を有する信号ｅを発生する。
この信号ｅはｍビット２進カウンタ４をリセットするた
めのリセットパルスとなり、上記信号Ｃはｎビットのゲ
ート群２１を介した上記ｍビット２進カウンタ４の下位
ｎビットの計数値をｎビットレジスタ２２に記憶させる
ためのラッチパルスとなる。
めのリセットパルスとなり、上記信号Ｃはｎビットのゲ
ート群２１を介した上記ｍビット２進カウンタ４の下位
ｎビットの計数値をｎビットレジスタ２２に記憶させる
ためのラッチパルスとなる。
ｍビット２進カウンタ４の計数動作は第４図のｆに示す
如く、ＦＣ信号すと同期したリセットパルスｅによって
ｍビット２進カウンタ４はリセットされ、その直後から
計数を開始する。そしてｍビット２進カウンタ４の計数
値ｆが（２’ −２”）になればＡＮＤゲート回路２０
の出力Ｕにより、ｎビットのゲート群２１は開き、ｍビ
ット２進カウンタ４の下位ｎビットの計数値を出力する
。また、ｍビット２進カウンタ４の計数値ｆが最大値の
（２”−１）になればＮＡＮＤゲート回路１９の出力ｔ
によりＡＮＤゲート回路１８が閉じｍビット２進カウン
タ４を停止させるが、このときのｎビットのゲート群２
１の出力Ｖは（２’−１）となる。一方、ｎビットレジ
スタ２２には、前記ラッチパルスＣによって、リセット
パルスｅによりｍビット２進カウンタ４がリセットされ
る直前のｎビットのゲート群２１の出力Ｖが記憶される
。
如く、ＦＣ信号すと同期したリセットパルスｅによって
ｍビット２進カウンタ４はリセットされ、その直後から
計数を開始する。そしてｍビット２進カウンタ４の計数
値ｆが（２’ −２”）になればＡＮＤゲート回路２０
の出力Ｕにより、ｎビットのゲート群２１は開き、ｍビ
ット２進カウンタ４の下位ｎビットの計数値を出力する
。また、ｍビット２進カウンタ４の計数値ｆが最大値の
（２”−１）になればＮＡＮＤゲート回路１９の出力ｔ
によりＡＮＤゲート回路１８が閉じｍビット２進カウン
タ４を停止させるが、このときのｎビットのゲート群２
１の出力Ｖは（２’−１）となる。一方、ｎビットレジ
スタ２２には、前記ラッチパルスＣによって、リセット
パルスｅによりｍビット２進カウンタ４がリセットされ
る直前のｎビットのゲート群２１の出力Ｖが記憶される
。
ここで、ＦＧ倍信号が回転体の基準周期と同一のとき、
すなわちラッチパルスＣおよびリセットパルスｅが回転
体の基準周期と同一のときに、ラッチパルスＣによりレ
ジスタ２２に記憶する時点のｎビットのゲート群２１の
出力が（２″−１）。
すなわちラッチパルスＣおよびリセットパルスｅが回転
体の基準周期と同一のときに、ラッチパルスＣによりレ
ジスタ２２に記憶する時点のｎビットのゲート群２１の
出力が（２″−１）。
すなわちｍビット２進カウンタ４の計数値ｆが（２’
−２” ）となるように上記クロックパルスａの周期を
決めておくものとする。そして、レジスタ２２に記憶さ
れた値Ｗをパルス幅変調回路２３によりパルス変調出力
Ｘとして取り出し、駆動回路を介してモータに印加し回
転体の速度制御を行なうように構成され、しかもＦＧ倍
信号が基準周期と同一のとき、パルス幅変調出力Ｘのデ
ユーティサイクルが５０％となるようにパルス幅変調回
路２３はカウンタ等により構成されているものとする。
−２” ）となるように上記クロックパルスａの周期を
決めておくものとする。そして、レジスタ２２に記憶さ
れた値Ｗをパルス幅変調回路２３によりパルス変調出力
Ｘとして取り出し、駆動回路を介してモータに印加し回
転体の速度制御を行なうように構成され、しかもＦＧ倍
信号が基準周期と同一のとき、パルス幅変調出力Ｘのデ
ユーティサイクルが５０％となるようにパルス幅変調回
路２３はカウンタ等により構成されているものとする。
従って、例えばＦＣ信号すの周期が基準周期より短いと
きにはレジスタ２２には（２”）より小さい値、すなわ
ち基準周期との誤差に応じた値が記憶され、パルス幅変
調回路２３からはデユーティサイクルが５０％以下のパ
ルス幅変調出力Ｘが減速信号として出力され、回転体の
回転速度は減少方向に制御される。
きにはレジスタ２２には（２”）より小さい値、すなわ
ち基準周期との誤差に応じた値が記憶され、パルス幅変
調回路２３からはデユーティサイクルが５０％以下のパ
ルス幅変調出力Ｘが減速信号として出力され、回転体の
回転速度は減少方向に制御される。
第３図に示す従来の゛速度制御装置は、このように回転
体の回転速度の現在値と基準速度との誤差をｎビットの
２値信号で取り出し、この２値信号によってパルス幅変
調回路２３から出力する信号のデユーティサイクルを制
御することにより、回転体の回転速度を基準速度に制御
するものである。
体の回転速度の現在値と基準速度との誤差をｎビットの
２値信号で取り出し、この２値信号によってパルス幅変
調回路２３から出力する信号のデユーティサイクルを制
御することにより、回転体の回転速度を基準速度に制御
するものである。
従来の速度制御装置は、以上のように速度誤差情報とし
てｎビットのゲート群を介したｍビット２進カウンタの
下位ｎビットをそのままｎビットレジスタにラッチして
いるので、回転体の回転速度に応じてパルス幅の変化す
る速度制御信号を得るためには、速度誤差検知用のｍビ
ット２進カウンタとは別のカウンタを用いたパルス幅変
調回路が必要で、回路規模が大きくなるなどの問題点が
あった。
てｎビットのゲート群を介したｍビット２進カウンタの
下位ｎビットをそのままｎビットレジスタにラッチして
いるので、回転体の回転速度に応じてパルス幅の変化す
る速度制御信号を得るためには、速度誤差検知用のｍビ
ット２進カウンタとは別のカウンタを用いたパルス幅変
調回路が必要で、回路規模が大きくなるなどの問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、速度誤差検知用のカウンタとは別のカウンタ
を用いたパルス幅変調回路等を用いずに回転体の回転速
度に応じてパルス幅の変化する速度制御信号を発生でき
、回路規模を抑えることができる速度制御装置を得るこ
とを目的とする。
たもので、速度誤差検知用のカウンタとは別のカウンタ
を用いたパルス幅変調回路等を用いずに回転体の回転速
度に応じてパルス幅の変化する速度制御信号を発生でき
、回路規模を抑えることができる速度制御装置を得るこ
とを目的とする。
この発明に係る速度制御装置は、タイミングパルス発生
回路からのタイミングパルス発生後カウンタからその計
数値が所定値に達したことを示す所定値信号が発生され
るまで上記カウンタを計数モードに設定し、この所定値
信号の発生後火に新たなタイミングパルスが発生される
まで上記カウンタを計数停止モードに設定する制御信号
を発生するカウンタ制御回路と、上記カウンタがリセッ
トされる直前の計数値の補数をラッチするレジスタと、
このレジスタの内容と上記カウンタの計数値とを比較す
るコンパレータとを備えたものである。
回路からのタイミングパルス発生後カウンタからその計
数値が所定値に達したことを示す所定値信号が発生され
るまで上記カウンタを計数モードに設定し、この所定値
信号の発生後火に新たなタイミングパルスが発生される
まで上記カウンタを計数停止モードに設定する制御信号
を発生するカウンタ制御回路と、上記カウンタがリセッ
トされる直前の計数値の補数をラッチするレジスタと、
このレジスタの内容と上記カウンタの計数値とを比較す
るコンパレータとを備えたものである。
この発明においては、タイミングパルス発生回路からの
タイミングパルスとカウンタからの所定値信号にもとづ
きカウンタ制御回路から発生される制御信号が回転体を
加速する加速信号となり、カウンタがリセットされる直
前の計数値の補数をラッチするレジスタの内容と上記カ
ウンタの計数値とを比較するコンパレータの出力信号が
回転体を減速する減速信号となる。
タイミングパルスとカウンタからの所定値信号にもとづ
きカウンタ制御回路から発生される制御信号が回転体を
加速する加速信号となり、カウンタがリセットされる直
前の計数値の補数をラッチするレジスタの内容と上記カ
ウンタの計数値とを比較するコンパレータの出力信号が
回転体を減速する減速信号となる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、１はタイミングパルス発生回路、２は
カウンタ制御回路、３は２人力ＯＲゲート回路、４はｍ
ビット２進カウンタ、５はｍ入力ＡＮＤゲート回路、６
は２人力ＡＮＤゲート回路、７は２人力ＯＲゲート回路
、８〜１５はＮＯＴゲート回路、１６はｍビットレジス
タ、１７はｍビットディジタルコンパレータである。
カウンタ制御回路、３は２人力ＯＲゲート回路、４はｍ
ビット２進カウンタ、５はｍ入力ＡＮＤゲート回路、６
は２人力ＡＮＤゲート回路、７は２人力ＯＲゲート回路
、８〜１５はＮＯＴゲート回路、１６はｍビットレジス
タ、１７はｍビットディジタルコンパレータである。
次に第１図に示したこの発明によるディジタル速度制御
装置の動作について第２図を参照して説明する。第２図
は第１図のディジタル速度制御装置の各部波形を示す図
であり、ｆはｍビット２進カウンタ４の計数値を、ｐは
ｍビット２進カウンタ４の計数値の補数を、ｑはｍビッ
トレジスタ１６の出力をそれぞれアナログ的に表現した
ものである。
装置の動作について第２図を参照して説明する。第２図
は第１図のディジタル速度制御装置の各部波形を示す図
であり、ｆはｍビット２進カウンタ４の計数値を、ｐは
ｍビット２進カウンタ４の計数値の補数を、ｑはｍビッ
トレジスタ１６の出力をそれぞれアナログ的に表現した
ものである。
タイミングパルス発生回路１はクロックパルスａを用い
て、制御すべき回転体の回転速度に応じた周期を有する
回転検出信号ｂ（すなわちＦＣ信号）と同期した信号Ｃ
と、信号Ｃより一定時間の遅延をもった信号ｄと、さら
に、信号ｄより一定の遅延をもった信号ｅを発生する。
て、制御すべき回転体の回転速度に応じた周期を有する
回転検出信号ｂ（すなわちＦＣ信号）と同期した信号Ｃ
と、信号Ｃより一定時間の遅延をもった信号ｄと、さら
に、信号ｄより一定の遅延をもった信号ｅを発生する。
上記信号Ｃはｍビットレジスタ１６にデータをラッチさ
せるためのラッチ信号の一部であり、信号ｄはｍビット
２進カウンタ４のリセット信号の一部であり、信号ｅは
カウンタ制御回路２に作用してｍビット２進カウンタ４
のリセット状態を解除するリセット解除パルスである。
せるためのラッチ信号の一部であり、信号ｄはｍビット
２進カウンタ４のリセット信号の一部であり、信号ｅは
カウンタ制御回路２に作用してｍビット２進カウンタ４
のリセット状態を解除するリセット解除パルスである。
ｍビット２進カウンタ４の計数値が所定値、すなわち最
大値の（２’−１）になると、ｍ入力ＡＮＤゲート回路
５から所定確信、号としてターミナルカウントパルスｇ
が出力される。カウンタ制御回路２は、このターミナル
カウントパルスｇと前記リセット解除パルスｅによって
カウンタ制御信号りを出力する。また、前記カウンタ制
御回路２はカウンタ制？１１信号りの反転出力である信
号ｊも出力する。ｍビット２進カウンタ４は前記カウン
タ制御信号りと前記信号ｄのＯＲ出力信号ｉによってリ
セット状態で停止する計数停止モードと通常の計数動作
を行なう計数モードに制御される。そして、このカウン
タ制御信号りは加速信号としても出力される。すなわち
、本ディジタル速度制御装置では、カウンタ制御信号り
が“Ｈ″レベルすなわちｍビット２進カウンタ４が停止
している期間に加速信号が出力される。一方、前記タイ
ミングパルス発生回路１からの信号Ｃはラッチパルスの
一部となるが、前記加速信号りが出力されている時はそ
の反転出力である信号ｊによってＡＮＤゲート回路６が
閉じるために、その間出力された信号Ｃはランチパルス
から除かれる。そして、ｍビットレジスタＩ６のラッチ
パルスは前記ＡＮＤゲート回路６の出力信号にと前記タ
ーミナルカウントパルスｇの論理和、すなわちＯＲゲー
ト回路７の出力信号０として得られ、このラッチパルス
ＯによってＮＯＴゲート８〜１５を介して得られるｍビ
ット２進カウンタ４の計数値の補数がｍビットレジスタ
１６にラッチされる。このｍビットレジスタ１６の出力
ｑはｍビット２進カウンタ４の計数値「とｍビットディ
ジタルコンパレータエ７によって常時比較され、計数値
ｆがレジスタ１６の出力ｑよりも小さい場合に比較出力
ｒが出力される。
大値の（２’−１）になると、ｍ入力ＡＮＤゲート回路
５から所定確信、号としてターミナルカウントパルスｇ
が出力される。カウンタ制御回路２は、このターミナル
カウントパルスｇと前記リセット解除パルスｅによって
カウンタ制御信号りを出力する。また、前記カウンタ制
御回路２はカウンタ制？１１信号りの反転出力である信
号ｊも出力する。ｍビット２進カウンタ４は前記カウン
タ制御信号りと前記信号ｄのＯＲ出力信号ｉによってリ
セット状態で停止する計数停止モードと通常の計数動作
を行なう計数モードに制御される。そして、このカウン
タ制御信号りは加速信号としても出力される。すなわち
、本ディジタル速度制御装置では、カウンタ制御信号り
が“Ｈ″レベルすなわちｍビット２進カウンタ４が停止
している期間に加速信号が出力される。一方、前記タイ
ミングパルス発生回路１からの信号Ｃはラッチパルスの
一部となるが、前記加速信号りが出力されている時はそ
の反転出力である信号ｊによってＡＮＤゲート回路６が
閉じるために、その間出力された信号Ｃはランチパルス
から除かれる。そして、ｍビットレジスタＩ６のラッチ
パルスは前記ＡＮＤゲート回路６の出力信号にと前記タ
ーミナルカウントパルスｇの論理和、すなわちＯＲゲー
ト回路７の出力信号０として得られ、このラッチパルス
ＯによってＮＯＴゲート８〜１５を介して得られるｍビ
ット２進カウンタ４の計数値の補数がｍビットレジスタ
１６にラッチされる。このｍビットレジスタ１６の出力
ｑはｍビット２進カウンタ４の計数値「とｍビットディ
ジタルコンパレータエ７によって常時比較され、計数値
ｆがレジスタ１６の出力ｑよりも小さい場合に比較出力
ｒが出力される。
ここで、ｍビット２進カウンタ４が０がら所定値、すな
わち（２”−１）までを単調に計数するのに要する期間
を、回転体の回転速度が基準速度となったときのＦＣ信
号すの周期すなわち、基準周期に一致するように該カウ
ンタ４を選定するとともにクロックパルスａの周波数を
設定するものとすると、回転体の回転速度が基準速度よ
りも低い場合は加速信号りに速度誤差に比例したデユー
ティサイクルを有するパルスが生じ、回転体の回転速度
が基準速度よりも高い場合は減速信号ｒに速度誤差に比
例したデユーティザ９クルを有するパルスを生じる。そ
して、回転体の速度制御はこれらの信号り、ｒが駆動回
路を介してモータに印加されることで行なわれる。
わち（２”−１）までを単調に計数するのに要する期間
を、回転体の回転速度が基準速度となったときのＦＣ信
号すの周期すなわち、基準周期に一致するように該カウ
ンタ４を選定するとともにクロックパルスａの周波数を
設定するものとすると、回転体の回転速度が基準速度よ
りも低い場合は加速信号りに速度誤差に比例したデユー
ティサイクルを有するパルスが生じ、回転体の回転速度
が基準速度よりも高い場合は減速信号ｒに速度誤差に比
例したデユーティザ９クルを有するパルスを生じる。そ
して、回転体の速度制御はこれらの信号り、ｒが駆動回
路を介してモータに印加されることで行なわれる。
以上説明したように、この発明によれば、タイミング発
生回路からのタイミングパルス発生後カウンタからその
計数値が所定値に達したことを示す所定値信号が発生さ
れるまで上記カウンタを計数モードに設定し、この所定
値信号の発生後火に新たなタイミングパルスが発生され
るまで上記カウンタを計数停止モードに設定する制御信
号を発生するカウンタ制御回路と、上記カウンタがリセ
ットされる直前の計数値の補数をラッチするレジスタと
、このレジスタの内容と上記カウンタの計数値とを比較
するコンパレータとを備え、上記カウンタ制御回路から
の制御信号を加速信号とし、上記コンパレータからの出
力信号を減速信号としたことにより、回路構成が複雑と
なるパルス幅変調回路等を用いずに回転体の回転速度に
応じてパルス幅の変化する速度制御信号を発生でき、回
路規模を抑えることができる速度制御装置を得ることが
できるという効果がある。
生回路からのタイミングパルス発生後カウンタからその
計数値が所定値に達したことを示す所定値信号が発生さ
れるまで上記カウンタを計数モードに設定し、この所定
値信号の発生後火に新たなタイミングパルスが発生され
るまで上記カウンタを計数停止モードに設定する制御信
号を発生するカウンタ制御回路と、上記カウンタがリセ
ットされる直前の計数値の補数をラッチするレジスタと
、このレジスタの内容と上記カウンタの計数値とを比較
するコンパレータとを備え、上記カウンタ制御回路から
の制御信号を加速信号とし、上記コンパレータからの出
力信号を減速信号としたことにより、回路構成が複雑と
なるパルス幅変調回路等を用いずに回転体の回転速度に
応じてパルス幅の変化する速度制御信号を発生でき、回
路規模を抑えることができる速度制御装置を得ることが
できるという効果がある。
第１図は本発明の一実施例によるディジタル速度制御装
置の構成を示すブロック図、第２図は第１図に示すディ
ジタル速度制御装置の各部波形を示す図、第３図は従来
のディジタル速度制御装置の構成を示すブロック図、第
４図は第３図に示すディジタル速度制御装置の各部波形
を示す図である。 １・・・タイミングパルス発生回路、２・・・カウンタ
制御回路、４・・・カウンタ、８〜１５・・・ＮＯＴゲ
ート回路、１６・・・レジスタ、１７・・・コンパレー
タ。 なお、図中間−又は相当部分には同一符号を用いている
。 代理人 大 岩 増 雄（ほか２名）手続補正
書（自り ５・ 昭和 ６％ １１月１８゛日 ６゜ ｌ、事件の表示 特願昭６０−６４２６１号２、発
明の名称 速度制御装置 ３、補正をする者 補正の対象 図 面。 補正の内容 図面第２図、第４図を別紙のとおり補正する。 以上
置の構成を示すブロック図、第２図は第１図に示すディ
ジタル速度制御装置の各部波形を示す図、第３図は従来
のディジタル速度制御装置の構成を示すブロック図、第
４図は第３図に示すディジタル速度制御装置の各部波形
を示す図である。 １・・・タイミングパルス発生回路、２・・・カウンタ
制御回路、４・・・カウンタ、８〜１５・・・ＮＯＴゲ
ート回路、１６・・・レジスタ、１７・・・コンパレー
タ。 なお、図中間−又は相当部分には同一符号を用いている
。 代理人 大 岩 増 雄（ほか２名）手続補正
書（自り ５・ 昭和 ６％ １１月１８゛日 ６゜ ｌ、事件の表示 特願昭６０−６４２６１号２、発
明の名称 速度制御装置 ３、補正をする者 補正の対象 図 面。 補正の内容 図面第２図、第４図を別紙のとおり補正する。 以上
Claims (1)
- 加減速信号を出力して回転体の回転速度を基準周期に一
致する如く制御する速度制御装置において、上記回転速
度に応じた周期の回転検出信号を受け、この回転検出信
号に対応した周期のタイミングパルスを発生するタイミ
ングパルス発生回路と、所定周期のクロックパルスを計
数し、その計数値が所定値に達するまでの時間が回転体
の基準周期に対応するように選定されるとともに、上記
所定値に達した後及び上記タイミングパルスによりその
計数値がリセットされるカウンタと、上記タイミングパ
ルスの発生後上記カウンタからその計数値が所定値に達
したことを示す所定値信号が発生されるまで上記カウン
タを計数モードに設定し、この所定値信号の発生後次に
新たなタイミングパルスが発生されるまで上記カウンタ
を計数停止モードに設定する制御信号を発生するカウン
タ制御回路と、上記カウンタがリセットされる直前の計
数値の補数をラッチするレジスタと、このレジスタの内
容と上記カウンタの計数値とを比較するコンパレータと
を備え、上記カウンタ制御回路からの制御信号を加速信
号とし、上記コンパレータからの出力信号を減速信号と
したことを特徴とする速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064261A JPS61224890A (ja) | 1985-03-28 | 1985-03-28 | 速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064261A JPS61224890A (ja) | 1985-03-28 | 1985-03-28 | 速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224890A true JPS61224890A (ja) | 1986-10-06 |
Family
ID=13253073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064261A Pending JPS61224890A (ja) | 1985-03-28 | 1985-03-28 | 速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144377A (ja) * | 1987-11-30 | 1989-06-06 | Matsushita Electric Ind Co Ltd | モータの制御装置 |
-
1985
- 1985-03-28 JP JP60064261A patent/JPS61224890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144377A (ja) * | 1987-11-30 | 1989-06-06 | Matsushita Electric Ind Co Ltd | モータの制御装置 |
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