JP3251007B2

JP3251007B2 - デイスクドライブ装置

Info

Publication number: JP3251007B2
Application number: JP26215090A
Authority: JP
Inventors: 善秀山下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 2002-01-28
Anticipated expiration: 2017-01-28
Also published as: JPH04139656A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、デイスクドライブ装置、特にセンサレス
のモータを有するセクターサーボ方式のデイスクドライ
ブ装置に関する。

〔従来の技術〕

デイスクドライブ装置、例えば、ハードデイスクドラ
イブ装置に使用されているスピンドルモータの回転速度
をサーボ制御する技術には各種のものがある。

このサーボ制御の技術の一つにセクターサーボ情報を
利用するものがある。

これは、デイスク上に等角間隔で放射状に形成されて
いるサーボ信号記録領域から間欠的に得られるアーム制
御用のサーボ信号に基づき形成されるセクタ信号を用い
てスピンドルモータをサーボ制御しているものである。

この種のハードデイスクドライブ装置では、アーム制
御を高精度で行うためにサーボ情報のサンプリング間隔
を等しくする必要があることから、サーボ信号の記録位
置でセクタ信号を作り、各セクタで１回出力されるセク
タ信号のサンプリング間隔を等しくすることによって、
スピンドルモータに高精度なサーボ制御を施すことが可
能となる。

他のサーボ制御の技術としては、ホール素子をセンサ
として備えたモータを用いるものがある。

これは、駆動電流の切り換え及び回転速度検出用のホ
ール素子を有するモータがスピンドルモータとして用い
られている場合に、ホール素子から得られる信号に基づ
きスピンドルモータの回転速度に対してサーボ制御をか
けているものである。

しかしながら、2.5インチ以下の小型のハードデイス
クドライブ装置では、ホール素子を設けるスペースがな
いため、一般的にはホール素子を有しないセンサレスの
モータが使用される。このセンサレスのモータを使用し
ている小型のハードデイスクドライブ装置では、モータ
のコイルの逆起電力を検出することによって、スピンド
ルモータのサーボ制御がなされる。

このコイルの逆起電力の検出によってスピンドルモー
タのサーボ制御を行う技術では、検出できるパルス数が
１回転当たりで数波、例えば、３波しか得られないた
め、セクタ間隔の時間的なバラツキが大きくなり、粗い
サーボ制御しか行なうことができず起動時に於けるサー
ボ制御としては良いものの定常回転時に於けるサーボ制
御としては精度があまり良くないものである。つまり、
スピード偏差を大きくとったフオーマットにしなければ
ならず、この結果、記録容量の低下と、アームの制御精
度が悪化してしまうものであった。

〔発明が解決しようとする課題〕

上述のセクタ信号を用いてスピンドルモータのサーボ
制御を行う技術では、セクタ信号が欠落しているとサー
ボ制御をかけることができないという問題点があった。

従って、デイスクに書き込むセクタ信号（セクタID）
に欠落部分が発生しないようにするか、或いは欠落部分
があっても問題の生じないようにしなければならないと
いう問題点があった。

従って、この発明の目的は、スピンドルモータの回転
速度に対するサーボ制御をセクタ信号と逆起電力の検出
に基づいて形成される信号で２重にかけ、セクター信号
の欠落に対応し得るデイスクドライブ装置を提供するこ
とにある。

〔課題を解決するための手段〕

この発明は、相の切り換えを逆起電力の信号に基づい
て行うスピンドルモータと、逆起電力を検出して形成さ
れる信号の周期からスピンドルモータの速度を検出し、
スピンドルモータを所定速度で回転させる第１の制御信
号発生手段と、ディスク状記録媒体から再生された信号
の周期からスピンドルモータの速度を検出し、スピンド
ルモータを所定速度で回転させる第２の制御信号発生手
段と、スピンドルモータの逆起電力から形成された信号
を所定の分周比1/Nで分周し、第１の制御信号発生手段
に供給する分周手段と、第１の制御信号発生手段からの
出力信号と、第２の制御信号発生手段からの出力信号と
を加算することによって駆動信号を形成し、形成した駆
動信号をスピンドルモータに供給する制御手段と、スピ
ンドルモータの起動時に、第２の制御信号発生手段から
の出力信号の制御手段への供給を遮断すると共に第１の
制御信号発生手段からの出力信号を制御手段へ供給し、
スピンドルモータの定常回転時に、分周手段によって分
周された信号に基づいて出力された第１の制御信号発生
手段からの出力信号と、第２の制御信号発生手段からの
出力信号を制御手段へ供給することにより、駆動信号に
基づいてスピンドルモータの回転制御を行うように制御
手段への入力信号を切り換える切り換え手段とを備えた
構成としている。

〔作用〕

或るモードでは、センサレスのスピンドルモータから
逆起電力が検出されると共に、デイスク状記録媒体から
セクタ信号が再生される。

上述の逆起電力に基づいて形成される信号の周期に基
づいてスピンドルモータの速度が検出されて第１の制御
回路に供給される。また、セクタ信号から再生された信
号の周期に基づいてスピンドルモータの速度が検出され
て第２の制御回路に供給される。

上述のモードでは、第１の制御回路及び第２の制御回
路によって、２重にスピンドルモータの回転速度に対す
るサーボ制御がなされる。

〔実施例〕

以下、この発明の一実施例について第１図及び第２図
を参照して説明する。尚、この一実施例では、デイスク
ドライブ装置の例としてハードデイスクドライブ装置を
説明している。また、この一実施例では、以下の順序で
説明がなされる。

（１）起動時（２）定常回転時（１）起動時この起動時に於ける説明では、第１図に示される構成
の内、起動時に動作する部分についてのみ説明する。
尚、第１図中、第２図と共通する部分には同一符号を付
し、重複する説明を省略する。

第１図に示される構成に於いて、図示せぬホストコン
ピュータからCPU1に対してスピンドルモータ２の起動コ
マンド信号が供給されると、CPU1からは、スピンドルモ
ータ２、例えば、３相のDCモータを起動させるために各
種の制御信号が出力され各種の制御動作がなされる。

スイッチ３には、CPU1からスイッチ制御信号ＳSW0が
供給される。これによって、スイッチ３は全て起動側に
接続されることになり、端子3b及び3e、端子3d及び3fが
接続される。

起動回路４には、CPU1から駆動制御信号が供給され
る。これによって起動回路４が動作し、起動回路４から
スイッチ制御信号ＳSW1がスイッチ５に供給されると共
に、起動回路４から駆動信号がドライバ回路６に供給さ
れる。

スイッチ５では、スイッチ制御信号ＳSW1によって、
端子5a及び5cが接続され、これによって、チャージポン
プ７及び位相補償回路８と、ドライバ回路６の間が遮断
される。

ドライバ回路６では、起動回路４から供給される駆動
信号に基づいてスピンドルモータ２を回転させる。

スピンドルモータ２の回転に伴って逆起電力の検出が
可能となる。

デイスク９を回転させるスピンドルモータ２のコイル
の逆起電力が、逆起電力検出回路10に供給される。この
ディスク９はCAV（Constant Angular Velocity）方式の
ものである。

逆起電力検出回路10では、コイルの逆起電力が検出さ
れるタイミングで、デイテクトレデイ信号Drdyが起動回
路４に供給されると共に、上述のタイミングで検出信号
が形成され、この検出信号がFG発生回路11に供給され
る。この検出信号は、スピンドルモータ２の１回転当た
り、Ｎ波、図示の例では、スピンドルモータ２として３
相のDCモータを用いているため、スピンドルモータ２の
１回転当たり、３波が形成され出力される。

起動回路４は、デイテクトレデイ信号Drdyが供給され
ると、スイッチ制御信号ＳSW1をスイッチ５に供給して
スイッチ５の接続状態を切り換え、これによって、スイ
ッチ５では端子5a及び5bが接続される。

FG発生回路11では、逆起電力検出回路10から供給され
る検出信号が波形整形されてFGパルスＰFGとされた後、
分周回路14、Freqency Locked Loop（以下、単にFLLと
称する）12に供給される。

分周回路14では、FGパルスＰFGが所定の分周比、例え
ば、Ｎ＝３にて分周された後、FLL15に供給される。

一方、基準発振回路16から出力される所定周波数のマ
スタークロック信号が、分周回路17、18に供給される。

分周回路18では、所定周波数のマスタークロック信号
が所定の分周比にて分周されて基準信号Pref1とされた
のち、分周回路19とFLL12に供給される。

分周回路19では、上述の基準信号Pref1が所定の分周
比Ｎ、例えば、Ｎ＝３にて分周されたのち、FLL15に供
給される。

FLL12では、基準信号Pref1とFGパルスＰFGとで周波数
についての比較がなされ、周波数誤差に対応するレベル
の信号S12が形成され、スイッチ３の端子3dに供給され
る。

このFLL12に於ける比較は、例えば、カウンタを用い
てなされている。つまりFLL12では、FGパルスＰFGの周
期を、このFGパルスＰFGが例えばハイレベルとされる期
間にカウントされる基準信号Pref1、即ち、クロック数
に換算して基準値と比較する。そして、クロック数が基
準値よりも少ない時、つまりFGパルスＰFGの周波数が高
い時には後述のチャージポンプ７を充電するような信号
S12が、また、クロック数が基準値よりも多い時、つま
りFGパルスＰFGの周波数が低い時には後述のチャージポ
ンプ７から放電させるような信号S12が、夫々スイッチ
３の端子3dに供給される。そして、クロック数と基準値
が等しいときには、ハイインピーダンス状態とされる。

FLL12では、FGパルスＰFGの周波数が所定の周波数以
上になったことを検出すると、セクタパルスＰSECの検
出が可能であることを示すスピードレデイ信号Srdyが形
成され、このスピードレデイ信号SrdyがCPU1に供給され
る。

スイッチ３はCPU1によって接続状態が制御されてお
り、起動時には前述したようにスイッチ３の端子3d及び
3fが接続され、また、スイッチ５は端子5b及び5cが接続
され、チャージポンプ７及び位相補償回路８と、ドライ
バ回路６の間が接続されているので、FLL12から供給さ
れるアップ／ダウン信号は、スイッチ回路３、スリース
テートバッファ13を介してチャージポンプ７に供給され
る。

このチャージポンプ７にて形成される駆動信号が、位
相補償回路８、スイッチ５、ドライバ回路６を経てスピ
ンドルモータ２に供給されスピンドルモータ２の回転速
度のサーボ制御がなされる。

この結果、逆起電力検出回路10、FG発生回路11、FLL1
2、スイッチ３、スリーステートバッファ13、チャージ
ポンプ７、位相補償回路８、スイッチ５、ドライバ回路
６、スピンドルモータ２等から構成されるFGパルスＰFG
によるクローズドループが形成されてFLLサーボ系が構
成され、このFLLサーボ系によって、スピンドルモータ
２の回転速度のサーボ制御がなされる。

（２）定常回転時第２図には、定常回転時の状態が示されている。

上述したFLLサーボ系によって回転数が定常状態に近
づくと、セクタパルスＰSECの検出が可能となり、FLLサ
ーボ系によるサーボ制御に加えてPLLサーボ系によるサ
ーボ制御がなされる。

前述したFLL12からCPU1に供給されるスピードレデイ
信号Srdyによって、スピンドルモータ２の回転速度が所
定の許容範囲内に入っていることがCPU1によって判断さ
れた場合にはCPU1にてセクタパルスレデイ信号SPrdyが
形成され、このセクタパルスレデイ信号SPrdyがセクタ
パルス検出回路21、PLL回路20に供給される。これによ
って、セクタパルス検出回路21、PLL回路20が動作可能
な状態とされる。

また、CPU1にスピードレデイ信号Srdyが供給される
と、CPU1は、スイッチ３にスイッチ制御信号ＳSW0を供
給することによって、スイッチ３の接続状態を定常回転
側に切り換える。即ち、スイッチ３に於ける端子3a及び
3e、端子3c及び3fが接続される。

デイスク９の半径方向に移動するようになされている
アーム〔図示せず〕の先端部に設けられている磁気ヘッ
ド22から再生されたRF信号がヘッドアンプ４を介してセ
クタパルス検出回路21に供給されると共に、端子24から
読み出しデータとして取出される。

セクタパルス検出回路21に、上述のセクタパルスレデ
イ信号SPrdyが供給されると、RF信号からセクタパルス
ＰSECの検出が可能となる。そして、セクタパルス検出
回路21にて検出されたセクタパルスＰSECがPLL回路20に
供給される。

デイスク９はCAV方式のものであり、セクタパルスＰS
ECは、スピンドルモータ２の１回転当たり所定の数が常
に出力されるようになされている。しかしながら、デイ
スク９の内周側と外周側の夫々のセクタ数が異なるた
め、このセクタパルスＰSECはセクタ周期と必ずしも対
応しない。

CAVタイプのデイスク９では、内周側と外周側の線密
度〔セクタ数〕が異なるが、より高密度とするため外周
側ではセクタ数を増し、セクタパルスＰSECの記録され
ている領域の位置を半径方向で揃えるようにしてもよ
い。

分周回路17では、所定周波数のマスタークロック信号
が、所定の分周比にて分周されて基準信号Pref2とされ
た後、PLL回路20に供給される。

PLL回路20では、セクタパルスレデイ信号SPrdyが供給
されると、セクタパルス検出回路21から供給されるセク
タパルスＰSECと、分周回路17から供給される基準信号P
ref2との位相比較がなされる。

このPLL回路20に於ける比較は、例えば、カウンタを
用いてなされている。つまりPLL回路20では、セクタパ
ルスＰSECの周期を、このセクタパルスＰSECが例えばハ
イレベルとされる期間にカウントされる基準信号Pref
2、即ち、クロック数に換算して基準値と比較する。そ
して、クロック数が基準値よりも少ない時、つまりセク
タパルスＰSECの周波数が高い時には後述のチャージポ
ンプ７を充電するような信号S20が、また、クロック数
が基準値よりも多い時、つまりセクタパルスＰSECの周
波数が低い時には後述のチャージポンプ７から放電させ
るような信号S20が、夫々スイッチ回路３の端子3aに供
給される。そして、クロック数と基準値が等しいときに
は、ハイインピーダンス状態とされる。

分周回路18では、基準発振回路16から出力される所定
周波数のマスタークロック信号が、所定の分周比にて分
周されて基準信号Pref1とされた後、分周回路19とFLL12
に供給される。

また、逆起電力検出回路10で検出された逆起電力の検
出信号に基づいて、FG発生回路11で形成されるFGパルス
ＰFGが、分周回路14で（1/N）に分周される。これによ
って、FGパルスＰFGは、スピンドルモータ２の１回転当
たり１波形成されるPGパルスＰPGとされ、このPGパルス
ＰPGがFLL15に供給される。

FLL15では、分周回路19から出力される基準信号Pref1
とPGパルスＰPGとで周波数についての比較がなされ、周
波数誤差に対応するレベルの信号S15が形成され、スイ
ッチ３の端子3cに供給される。尚、この比較は、スピン
ドルモータ２の１回転当たり１回だけなされる。

このFLL15に於ける比較は、例えば、カウンタを用い
てなされている。つまりFLL15では、FLL12と同様に、FG
パルスＰFGの周期を、このFGパルスＰFGが例えばハイレ
ベルとされる期間にカウントされる基準信号Pref1、即
ち、クロック数に換算して基準値と比較する。そして、
FGパルスＰFGの周波数が高い時には後述のチャージポン
プ７を充電するような信号S15が、また、FGパルスＰFG
の周波数が低い時には後述のチャージポンプ７から放電
させるような信号S15が、夫々スイッチ３の端子3cに供
給される。そして、クロック数と基準値が等しいときに
は、ハイインピーダンス状態とされる。

スイッチ３はCPU1によって接続状態が制御されてお
り、定常回転時には前述したようにスイッチ３の端子3a
及び3eが接続され、また、スイッチ５は端子5b及び5cが
接続され、チャージポンプ７及び位相補償回路８と、ド
ライバ回路６の間が接続されているので、PLL回路20か
ら供給されるアップ／ダウン信号と、FLL15から供給さ
れるアップ／ダウン信号は、スリーステートバッファ2
5、13を介してチャージポンプ７に供給される。

チャージポンプ７では、PLL回路20から供給されるア
ップ／ダウン信号と、FLL15から供給されるアップ／ダ
ウン信号が加算されて、駆動信号が形成され、また、入
力が無い時、即ち、スピードの偏差の無い時は駆動信号
を保持するようになされている。

チャージポンプ７から出力された駆動信号は、位相補
償回路８、スイッチ５を経ててドライバ回路６に供給さ
れ、スピンドルモータ２の回転速度のサーボ制御がなさ
れる。

このように定常状態のモードでは、セクタパルスＰSE
CによるPLL動作を行うPLLサーボ系に加えて、FGパルス
ＰFGによるFLL動作を行うFLLサーボ系が形成され、この
２つのサーボ系によるサーボ制御が同時になされるの
で、スピンドルモータの回転速度に対するサーボ制御
を、セクタ信号と逆起電力の検出に基づいて形成される
信号によって２重にかけることができ、これによって、
セクター信号が数個或いは１トラックにわたって全て欠
落しても逆起電力の検出に基づいて形成される信号によ
ってスピンドルモータ２にサーボ制御をかけることがで
き、スピンドルモータ２の回転速度の変動を防止でき
る。即ち、ディスク９上に形成されているトラックに於
いて、１トラック分の信号が欠落しセクタパルスＰSEC
が得られない時には、FLL15の出力のみに基づいてサー
ボ制御がなされる。この場合には、アームに設けられて
いる磁気ヘッド22によってリードライト動作を行うこと
ができないが、次のトラックに於けるリードライト動作
への復帰を早くすることができる。これによって、セク
タパルスＰSECに欠落が生じている場合でも、サーボ制
御を行うことができる。

次いで、他の実施例について第３図及び第４図を参照
して説明する。

この他の実施例が、前述の一実施例と異なる点は、一
実施例の構成を示す第１図中、一点鎖線の部分をデジタ
ル化していることである。また、この他の実施例では、
以下の順序で説明している。

（１）起動時（２）定常回転時（１）起動時この起動時に於ける説明では、第３図に示される構成
の内、起動時に動作する部分についてのみ説明する。
尚、第３図中、前述の一実施例を示す第１図及び第２
図、そして後述の第４図と共通する部分には同一符号を
付し、重複する説明を省略する。

第３図に示される構成に於いて、図示せぬホストコン
ピュータからCPU1に対してスピンドルモータ２の起動コ
マンド信号が供給されると、CPU1からは、スピンドルモ
ータ２、例えば、３相のDCモータを起動させるために各
種の制御信号が出力され各種の制御動作がなされる。

スイッチ35には、CPU1からスイッチ制御信号ＳSW0が
供給される。これによって、スイッチ35は起動側に接続
されることになり、端子35b及び35cが接続される。

起動回路４にはCPU1から駆動制御信号が供給される。
これによって起動回路４が動作し、起動回路４からスイ
ッチ制御信号ＳSW1がスイッチ５に供給されると共に、
起動回路４から駆動信号がドライバ回路36に供給され
る。

スイッチ５では、スイッチ制御信号ＳSW1によって、
端子5a及び5cが接続され、これによって、D/Aコンバー
タ37とドライバ回路36の間が遮断される。

ドライバ回路36では、起動回路４から供給される駆動
信号に基づいてスピンドルモータ２を回転させる。

デイスク９を回転させるスピンドルモータ２のコイル
の逆起電力が、逆起電力検出回路10に供給される。

逆起電力検出回路10では、コイルの逆起電力が検出さ
れるタイミングで、デイテクトレデイ信号Drdyが起動回
路４に供給されると共に、上述のタイミングで検出信号
が形成され、この検出信号がFG発生回路11に供給され
る。この検出信号は、前述の一実施例と同様、スピンド
ルモータ２の１回転当たり３波形成され出力される。

起動回路４は、デイテクトレデイ信号Drdyが供給され
ると、スイッチ制御信号ＳSW1をスイッチ５に供給して
スイッチ５の接続状態を切り換え、これによって、スイ
ッチ５では端子5b及び5cが接続され、これによってD/A
コンバータ37とドライバ回路36の間が接続される。

FG発生回路11では、逆起電力検出回路10から供給され
る検出信号が波形整形されてFGパルスＰFGとされた後、
スイッチ35の端子35b、分周回路39に供給される。この
スイッチ35を経たFGパルスＰFGが逆起電力フラグレジス
タ38に供給されると共に、トリガパルス発生回路40に供
給される。

トリガパルス発生回路40では、FGパルスＰFG或いはPG
パルスＰPGの供給されるタイミングでトリガパルスＰTR
が形成され、このトリガパルスＰTRがキャプチャレジス
タ41に供給される。

一方、基準発振回路16から出力される所定周波数のマ
スタークロック信号が、フリーランカウンタ42と、CPU1
に供給される。

フリーランカウンタ42では上述のマスタークロック信
号のカウントがなされる。

キャプチャレジスタ41では、トリガパルスＰTRの供給
されるタイミングでフリーランカウンタ42のカウント値
がラッチされ、このカウント値がCPU1に供給される。

上述の逆起電力フラグレジスタ38では、FGパルスＰFG
或いはPGパルスＰPGが供給されると逆起電力の検出され
たことを示す逆起電力フラグがセットされる。この逆起
電力フラグがセットされていることを示す信号ＳF1はCP
U1に供給されると共に、オアゲート43を介して割り込み
信号INTとしてCPU1に供給される。

CPU1は、割り込み信号INTが供給されるタイミング
で、キャプチャレジスタ41から供給されているマスター
クロック信号のカウント値を取込む。この後、CPU1で
は、信号ＳF1が出力されていることを確認した後に逆起
電力フラグレジスタ38をクリヤする。

次のFGパルスＰFGが供給されるタイミングで、上述と
同様の処理がなされ、CPU1にキャプチャレジスタ41から
供給されているマスタークロック信号のカウント値が取
込まれる。また、CPU1では、信号ＳF1が出力されている
ことを確認した後に逆起電力フラグレジスタ38をクリヤ
する。

この後、CPU1では、先に取込んだカウント値と次に取
込んだカウント値との差が求められる。このカウント値
の差を求めることによって、スピンドルモータ２の回転
速度を求めることができる。

そして、CPU1では、求められた速度が所定の速度と比
較され、実際の速度を所定の速度に近づけるためるの制
御データがD/Aコンバータ37に供給される。

D/Aコンバータ37では、上述の制御データがアナログ
の駆動信号に変換され、この駆動信号がドライバ回路36
を経てスピンドルモータ２に供給され、スピンドルモー
タ２の回転速度のサーボ制御がなされる。

これによって、逆起電力検出回路10、FG発生回路11、
スイッチ35、CPU1、D/Aコンバータ37、スイッチ５、ド
ライバ回路36、スピンドルモータ２等からFGパルスＰFG
に基づくクローズドループが形成され第１のサーボ系が
構成される。

（２）定常回転時第４図には定常回転時の状態が示されている。この第
４図中、前述の一実施例を示す第１図及び第２図と共通
する部分には同一符号を付し、重複する説明を省略す
る。

上述の第１のサーボ系によって回転数が定常状態に近
づくと、セクタパルスＰSECの検出が可能となり、上述
の第１のサーボ系によるサーボ制御に加えて、セクタパ
ルスＰSECに基づく第２のサーボ系によるサーボ制御が
なされる。

上述のキャプチャレジスタ41からCPU1に取込まれてい
るカウント値の差から求められるスピンドルモータ２の
回転速度が所定の許容範囲内に入っていることがCPU1に
て判断された場合には、CPU1にてセクタパルスレデイ信
号SPrdyが形成され、このセクタパルスレデイ信号SPrdy
がセクタパルス検出回路21に供給される。これによっ
て、セクタパルス検出回路21が動作可能な状態とされ
る。

また、セクタパルスレデイ信号SPrdyが出力される
と、CPU1は、スイッチ35にスイッチ制御信号ＳSW0を供
給することによって、スイッチ35の接続状態を定常回転
側に切り換える。即ち、スイッチ35に於ける端子35a及
び35cが接続される。

セクタパルス検出回路21に、上述のセクタパルスレデ
イ信号SPrdyが供給されると、RF信号からセクタパルス
ＰSECの検出が可能となる。そして、セクタパルス検出
回路21にて検出されたセクタパルスＰSECがトリガパル
ス発生回路40と、セクタフラグレジスタ44に供給され
る。

トリガパルス発生回路40では、セクタパルスＰSECの
供給されるタイミングでトリガパルスＰTRが形成され、
このトリガパルスＰTRがキャプチャレジスタ41に供給さ
れる。

フリーランカウンタ42では、上述のマスタークロック
信号のカウントがなされる。

上述のセクタフラグレジスタ44では、セクタパルスＰ
SECが供給されるとセクタパルスＰSECの検出されたこと
を示すセクタパルス検出フラグがセットされる。このセ
クタパルス検出フラグがセットされていることを示す信
号ＳF2はCPU1に供給されると共に、オアゲート43を介し
て割り込み信号INTとしてCPU1に供給される。

CPU1は、割り込み信号INTが供給されるタイミング
で、キャプチャレジスタ41から供給されているマスター
クロック信号のカウント値を取込む。この後、CPU1で
は、信号ＳF2が出力されていることを確認した後にセク
タフラグレジスタ44をクリヤする。

次のセクタパルスＰSECが供給されるタイミングで
は、上述と同様の処理がなされ、CPU1にキャプチャレジ
スタ41から供給されているマスタークロック信号のカウ
ント値が取込まれる。また、CPU1では、信号ＳF2がセッ
トされていることを確認した後にセクタフラグレジスタ
44をクリヤする。

この後、CPU1では、先に取込んだカウント値と次に取
込んだカウント値との差が求められる。このカウント値
の差から標準のセクタの値を減算して生ずる過不足を求
めて、過不足の値を制御量となす。CPU1では、上述の制
御量に対応する制御データが形成され、この制御データ
がD/Aコンバータ37でアナログの駆動信号に変換され、
この駆動信号がドライバ回路36を経てスピンドルモータ
２に供給され、スピンドルモータ２の駆動制御がなされ
る。

この定常回路は、逆起電力検出回路10にて検出された
逆起電力の検出信号に基づいて、FG発生回路11で形成さ
れるFGパルスＰFGが分周回路39で（1/N）に分周され
る。これによって、FGパルスＰFGは、スピンドルモータ
２の１回転当たり１波形成されるPGパルスＰPGとされ、
このPGパルスＰPGがスイッチ35を経てトリガパルス発生
回路40及び逆起電力フラグレジスタ38に供給される。

キャプチャレジスタ41では、上述のトリガパルスＰTR
の供給されるタイミングでフリーランカウンタ42のカウ
ント値がラッチされ、このカウント値がCPU1に供給され
る。

上述の逆起電力フラグレジスタ38では、PGパルスＰPG
が供給されると逆起電力の検出されたことを示す逆起電
力フラグがセットされる。この逆起電力フラグがセット
されていることを示す信号ＳF1はCPU1に供給されると共
に、オアゲート43を介して割り込み信号INTとしてCPU1
に供給される。

この後、CPU1では、先に取込んだカウント値と次に取
込んだカウント値との差が求められる。このカウント値
の差を求めることによって、スピンドルモータ２の速度
を求めることができる。

D/Aコンバータ37では、上述の制御データがアナログ
の駆動信号に変換され、この駆動信号がドライバ回路36
を経てスピンドルモータ２に供給され、スピンドルモー
タ２の回転速度に対するサーボ制御がなされる。

このように定常状態のモードでは、上述したようにセ
クタパルスＰSECによる第１のサーボ系によるクローズ
ドループに加えて、PGパルスＰPGによる第２のサーボ系
によるクローズドループが形成され、この２つのサーボ
系によるサーボ制御が同時になされる。

上述のフリーランカウンタ42では、オーバーフロー時
に、オーバーフローフラグをセットする信号がオーバー
フローフラグレジスタ45に供給される。

オーバーフローフラグレジスタ45では、上述の信号が
供給されると、オーバーフローフラグがセットされると
共に、このオーバーフローフラグのセットされているこ
とを表わす信号ＳF3がCPU1に供給されると共に、オアゲ
ート43を介し割り込み信号INTとしてCPU1に供給され
る。

従って、フリーランカウンタ42がオーバーフローした
時には、CPU1に対してオーバーフロー割り込みがなされ
ることになり、CPU1では、次にサンプリングするキャプ
チャレジスタ41の値の補正がなされる。

また、CPU1に対する割り込み信号INTは、オーバーフ
ローフラグレジスタ45から出力される信号ＳF3、セクタ
フラグレジスタ44から出力される信号ＳF2、逆起電力フ
ラグレジスタ38から出力される信号ＳF1等にて形成され
るが、これらの割り込みは、夫々、区別される。もし、
上述の各種フラグレジスタから多重に割り込みがかかっ
た時には、オーバーフロー割り込みが優先され、セクタ
パルス検出フラグ、逆起電力フラグは割り込みの順に処
理される。

また、キャプチャレジスタ41は、２段のFIFOのラッチ
にて構成されており、オーバーフロー割り込みとは独立
に動作するので、キャプチャレジスタ41のトリガパルス
ＰTRを構成するセクタパルスＰSEC、FGパルスＰFG或い
はPGパルスＰPGの割り込み時に於けるカウント値は保持
される。

CPU1は、セクタパルスＰSECで取込まれるカウント値
（累積値）が、基準値の1.5倍以上になった時には、セ
クタパルスＰSECの欠落の発生と判断し、基準のセクタ
パルスの値を減算したものを位相差として用いる。これ
によって、セクタパルスＰSECの欠落に対処することが
できる。

この一実施例及び他の実施例では、CPU1を用いている
が、これに限定されるものではなく、例えば、DSPを用
いてもよい。

また、一実施例及び他の実施例では、D/Aコンバータ3
7を用いているが、これに限定されるものではなく、例
えば、PWMによる駆動回路を構成し、これによって、ス
ピンドルモータ２の回転速度のサーボ制御を行うように
してもよい。

〔発明の効果〕

この発明にかかるデイスクドライブ装置によれば、逆
起電力に基づいて形成される信号と、セクタ信号から再
生された信号とに基づいて、スピンドルモータの回転速
度に対するサーボ制御をかけているので、セクタ信号と
逆起電力の検出に基づいて形成される信号によって、ス
ピンドルモータの回転速度に対するサーボ制御を２重に
かけることができるという効果がある。

これによって、セクター信号が数個或いは１トラック
にわたって全て欠落しても逆起電力の検出に基づいて形
成される信号によってスピンドルモータにサーボ制御を
かけることができ、スピンドルモータの回転速度の変動
を防止でき、次のトラックに於けるリードライト動作へ
の復帰を早くすることができる。これによって、セクタ
パルスＰSECに欠落が生じている場合でも、サーボ制御
を行うことができるという効果がある。

実施例によれば、始めからPG信号及びセクタ信号のみ
でサーボをかけることができ、サーボ系の切り換え解消
できるという効果がある。

【図面の簡単な説明】

第１図及び第２図は夫々この発明の一実施例を示すブロ
ック図、第３図及び第４図は夫々この発明の他の実施例
を示すブロック図である。図面における主要な符号の説明 1:CPU、2:スピンドルモータ、６、36:ドライバ回路、7:チャージポンプ、 8:位相補償回路、9:デイスク、 10:逆起電力検出回路、11:FG発生回路、 12、15:FLL、20:PLL回路、 21:セクタパルス検出回路、 37:D/Aコンバータ、 38:逆起電力フラグレジスタ、 41:キャプチャレジスタ、 42:フリーランカウンタ、 44:セクタフラグレジスタ、ＰSEC：セクタパルス、ＰFG:FGパルス、ＳF1、ＳF2、ＳF3：信号。

フロントページの続き (56)参考文献特開平２−31376（ＪＰ，Ａ) 特開昭57−69423（ＪＰ，Ａ) 特開昭63−308763（ＪＰ，Ａ) 特開平１−211369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 19/28

Claims

(57)【特許請求の範囲】

【請求項１】相の切り換えを逆起電力の信号に基づいて
行うスピンドルモータと、逆起電力を検出して形成される信号の周期から上記スピ
ンドルモータの速度を検出し、上記スピンドルモータを
所定速度で回転させる第１の制御信号発生手段と、ディスク状記録媒体から再生された信号の周期から上記
スピンドルモータの速度を検出し、上記スピンドルモー
タを所定速度で回転させる第２の制御信号発生手段と、上記スピンドルモータの逆起電力から形成された信号を
所定の分周比1/Nで分周し、上記第１の制御信号発生手
段に供給する分周手段と、上記第１の制御信号発生手段からの出力信号と、上記第
２の制御信号発生手段からの出力信号とを加算すること
によって駆動信号を形成し、形成した駆動信号を上記ス
ピンドルモータに供給する制御手段と、上記スピンドルモータの起動時に、上記第２の制御信号
発生手段からの出力信号の上記制御手段への供給を遮断
すると共に上記第１の制御信号発生手段からの出力信号
を上記制御手段へ供給し、上記スピンドルモータの定常
回転時に、上記分周手段によって分周された信号に基づ
いて出力された上記第１の制御信号発生手段からの出力
信号と、上記第２の制御信号発生手段からの出力信号を
上記制御手段へ供給することにより、上記駆動信号に基
づいて上記スピンドルモータの回転制御を行うように上
記制御手段への入力信号を切り換える切り換え手段とを
備えてなるディスクドライブ装置。