JPH0266756A - キャップスタン再生速度モードの自動判読装置 - Google Patents
キャップスタン再生速度モードの自動判読装置Info
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- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/42—Devices characterised by the use of electric or magnetic means
- G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
- G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
- G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
- G01P3/489—Digital circuits therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオテープレコーダーの再生速度モード判読
装置に係るもので、詳しくはキャップスタンモーターで
発生する周波数を論理回路に依り計数してキャップスタ
ン再生速度モードを自動的に判読し得るようにしたキャ
ップスタン再生速度モードの自動判読装置に関するもの
である。
装置に係るもので、詳しくはキャップスタンモーターで
発生する周波数を論理回路に依り計数してキャップスタ
ン再生速度モードを自動的に判読し得るようにしたキャ
ップスタン再生速度モードの自動判読装置に関するもの
である。
ている。
〔従来の技術及び発明が解決しようとする課題〕一般に
、ビデオテープレコーダーに於いては、マイクロコンピ
ュータ（マイコン）でプログラム内容に依りソフトウェ
ア的に処理して再生速度モードを判読するようになって
いる。従ってこのような従来の装置に於いては、外部か
らの雑音に依り再生速度モードを間違って判読する心配
があるためマイコンの使用効率が低下し、且つその製作
も難しくなり原価上昇の要因となる問題があった。
、ビデオテープレコーダーに於いては、マイクロコンピ
ュータ（マイコン）でプログラム内容に依りソフトウェ
ア的に処理して再生速度モードを判読するようになって
いる。従ってこのような従来の装置に於いては、外部か
らの雑音に依り再生速度モードを間違って判読する心配
があるためマイコンの使用効率が低下し、且つその製作
も難しくなり原価上昇の要因となる問題があった。
本発明の目的は、このような問題を解決するため、従来
の如くマイコンに依ることなくキャンプスタン再生速度
モードをハードウェア的に判読することができる自動判
読装置を提供することにある。
の如くマイコンに依ることなくキャンプスタン再生速度
モードをハードウェア的に判読することができる自動判
読装置を提供することにある。
又、本発明に於いては、カウンター及び論理ゲートを利
用した簡単な構造の論理回路によりキャンプスタン再生
速度モードを自動的に判読することのできる自動判読装
置を提供するのを目的とし〔課題を解決するための手段
及び作用〕このような目的を解決するための本発明に係
るキャンプスタン再生速度モードの自動判読装置は、制
御クロック信号（Ｃ５）の入力を受けてパルス信号を発
生するパルス発生器（１）と、キャップスタン周波数発
生器信号（ＣＦＧＳ）を２倍に逓（Ｂする周波数逓倍器
（２）と、上記パルス発生器（１）のパルス信号により
リセットされ上記周波数逓倍器（２）の出力信号を計数
するカウンター部（３）と、該カウンター部（３）の出
力端子（ＱＯ−Ｑ４）にずべて高電位信号が出力すると
きに、上記周波数逓倍器（２）の出力信号がそのカウン
ター部（３）に印加されないようにし、該カウンター部
（３）の計数信号により３種類の再生速度判別制御信号
を出力するゲート処理部（１０）と、上記パルス発生器
（１）のパルス信号により駆動され上記ゲート処理部（
１０）の再生速度判別制御信号からイーピーモード判別
信号（ＥＰ）及びエルピーモード判別信号（ＬＰ）を出
力する検出エラー補償部（２０）と、該検出エラー補償
部（２０）の出力信号を論理調合してエスピーモード判
別信号を出力するＮＯＲゲート （ＧＲ６）とにより構
成されている。
用した簡単な構造の論理回路によりキャンプスタン再生
速度モードを自動的に判読することのできる自動判読装
置を提供するのを目的とし〔課題を解決するための手段
及び作用〕このような目的を解決するための本発明に係
るキャンプスタン再生速度モードの自動判読装置は、制
御クロック信号（Ｃ５）の入力を受けてパルス信号を発
生するパルス発生器（１）と、キャップスタン周波数発
生器信号（ＣＦＧＳ）を２倍に逓（Ｂする周波数逓倍器
（２）と、上記パルス発生器（１）のパルス信号により
リセットされ上記周波数逓倍器（２）の出力信号を計数
するカウンター部（３）と、該カウンター部（３）の出
力端子（ＱＯ−Ｑ４）にずべて高電位信号が出力すると
きに、上記周波数逓倍器（２）の出力信号がそのカウン
ター部（３）に印加されないようにし、該カウンター部
（３）の計数信号により３種類の再生速度判別制御信号
を出力するゲート処理部（１０）と、上記パルス発生器
（１）のパルス信号により駆動され上記ゲート処理部（
１０）の再生速度判別制御信号からイーピーモード判別
信号（ＥＰ）及びエルピーモード判別信号（ＬＰ）を出
力する検出エラー補償部（２０）と、該検出エラー補償
部（２０）の出力信号を論理調合してエスピーモード判
別信号を出力するＮＯＲゲート （ＧＲ６）とにより構
成されている。
本発明はかかるハードウェア構成によりキヤ・７プスタ
ン再生速度モードを自動的に判読するものである。
ン再生速度モードを自動的に判読するものである。
以下、本発明に係る実施例を図面により詳細に説明する
。
。
第１図は本発明に係るキャンプスタン再生速度モードの
自動判読装置ブロック図であり、図面に示したように、
制御クロック信号（ＣＳ）の入力を受けてパルス信号を
発生するパルス発生器（１）と、キ＋７プスタン周波数
発生器（Ｃａｐｓｔａｎ ＦｒｅｑｕｅｎｃｙＧｅｎｅ
ｒａ ｔｏｒ）信号（ＣＦＧＳ）を２倍に逓倍する周波
数逓倍器（２）と、上記パルス発生器（１）のパルス信
号に依りリセットされ上記周波数逓倍器（２）の出力信
号がクロック信号に入力されてそれらを計数するカウン
ター部（３）と、該カウンター部（３）の出力端子（Ｑ
Ｏ，Ｑｌ、 ロ３）、（口２． Ｑ４）をＮＡＮＤ
ゲー１− （ＧＮＩ） 、 （ＧＮ２）を通ってＮＯＲ
ゲー）（ＧＲＩ）の入力端子に接続し、該ＮＯＲゲート
（ＧＲｌ）の出力端子をＮＯＲゲート（ＧＲ２）の一
方の側の入力端子に接続すると共に上記周波数逓倍器（
２）の出力側をインバーター（Ｉ２）を通ってそのＮＯ
Ｒゲート （ＧＲ２）の他方の側の入力端子に接続して
その出力端子を上記カウンター部（３）のクロック端子
（ＣＰ）に接続し、上記周波数逓倍器（２）の出力側を
ＮＡＮＤゲート（ＧＮ３）、（ＧＮ４）の一方の側の入
力端子に接続すると共に上記ＮＯＲゲート （ＧＲＩ）
の出力端子をＮＡＮＤゲート （ＧＮ３）の他方の側の
入力端子に接続し、上記ＮＡＮＤゲート（ＧＮ２）の出
力端子をインバーター（ｌ、）を通してＮＡＮＤゲー１
−（ＧＮ４）の他方の側の入力端子に接続する。
自動判読装置ブロック図であり、図面に示したように、
制御クロック信号（ＣＳ）の入力を受けてパルス信号を
発生するパルス発生器（１）と、キ＋７プスタン周波数
発生器（Ｃａｐｓｔａｎ ＦｒｅｑｕｅｎｃｙＧｅｎｅ
ｒａ ｔｏｒ）信号（ＣＦＧＳ）を２倍に逓倍する周波
数逓倍器（２）と、上記パルス発生器（１）のパルス信
号に依りリセットされ上記周波数逓倍器（２）の出力信
号がクロック信号に入力されてそれらを計数するカウン
ター部（３）と、該カウンター部（３）の出力端子（Ｑ
Ｏ，Ｑｌ、 ロ３）、（口２． Ｑ４）をＮＡＮＤ
ゲー１− （ＧＮＩ） 、 （ＧＮ２）を通ってＮＯＲ
ゲー）（ＧＲＩ）の入力端子に接続し、該ＮＯＲゲート
（ＧＲｌ）の出力端子をＮＯＲゲート（ＧＲ２）の一
方の側の入力端子に接続すると共に上記周波数逓倍器（
２）の出力側をインバーター（Ｉ２）を通ってそのＮＯ
Ｒゲート （ＧＲ２）の他方の側の入力端子に接続して
その出力端子を上記カウンター部（３）のクロック端子
（ＣＰ）に接続し、上記周波数逓倍器（２）の出力側を
ＮＡＮＤゲート（ＧＮ３）、（ＧＮ４）の一方の側の入
力端子に接続すると共に上記ＮＯＲゲート （ＧＲＩ）
の出力端子をＮＡＮＤゲート （ＧＮ３）の他方の側の
入力端子に接続し、上記ＮＡＮＤゲート（ＧＮ２）の出
力端子をインバーター（ｌ、）を通してＮＡＮＤゲー１
−（ＧＮ４）の他方の側の入力端子に接続する。
次いで上記カウンター部（３）の出力端子（ＱＯ−０４
）にすべて高電位信号が出力される場合、上記周波数逓
倍器（２）の出力信号がそのカウンター部（３）のクロ
ック端子（ＣＰ）に印加されないように制御し、上記Ｎ
ＡＮＤゲート（ＧＮ３） 、 （ＧＮ４）で上記カウン
ター部（３）の計数信号による再生速度判別制御信号を
出力させるようにしたゲート処理部（１０）と、上記パ
ルス発生器（１）のパルス信号により駆動されて上記ゲ
ート処理部（１０）の再生速度判別制御信号からイーピ
ー（Ｅｘｔｅｎｄｅｄ ｐｌａｙｉｎｇ ； Ｅ Ｐ）
モード判別信号（ＢＰ）及びエルピー（Ｌｏｎｇ ｐｌ
ａｙｉｎｇ ； Ｌ Ｐ）モー判別信号（ＬＰ）を出力
する検出エラー補償部（２０）と、該検出エラー補償部
（２０）の出力信号を論理調合してエスピー（ｓｔａｎ
ｄａｒｄ ｐｌａｙｉｎｇ ； Ｓ Ｐ ）モード判別
信号（ＳＰ）を出力するＮＯＲゲート （ＧＲ６）とに
より本発明に係るキャップスタン再生速度モードの自動
判読装置が構成されている。
）にすべて高電位信号が出力される場合、上記周波数逓
倍器（２）の出力信号がそのカウンター部（３）のクロ
ック端子（ＣＰ）に印加されないように制御し、上記Ｎ
ＡＮＤゲート（ＧＮ３） 、 （ＧＮ４）で上記カウン
ター部（３）の計数信号による再生速度判別制御信号を
出力させるようにしたゲート処理部（１０）と、上記パ
ルス発生器（１）のパルス信号により駆動されて上記ゲ
ート処理部（１０）の再生速度判別制御信号からイーピ
ー（Ｅｘｔｅｎｄｅｄ ｐｌａｙｉｎｇ ； Ｅ Ｐ）
モード判別信号（ＢＰ）及びエルピー（Ｌｏｎｇ ｐｌ
ａｙｉｎｇ ； Ｌ Ｐ）モー判別信号（ＬＰ）を出力
する検出エラー補償部（２０）と、該検出エラー補償部
（２０）の出力信号を論理調合してエスピー（ｓｔａｎ
ｄａｒｄ ｐｌａｙｉｎｇ ； Ｓ Ｐ ）モード判別
信号（ＳＰ）を出力するＮＯＲゲート （ＧＲ６）とに
より本発明に係るキャップスタン再生速度モードの自動
判読装置が構成されている。
又、第２図は第１図に示した本発明に係る自動判読装置
の詳細回路図である。図面に示したように上記カウンタ
ー部（３）は上記パルス発生器（１）のパルス信号に依
り同時にリセットされ、上記周波数逓倍器（２）から出
力されてインバータ（Ｉ２）及びＮＯＲゲート （ＧＲ
２）を通った信号により順次的に駆動するカウンター（
ＦＲＯ−Ｆ１１４ ）により構成されている。且つ上記
検出エラー補償部（２０）は上記ゲート処理部（ｌＯ）
のＮＡＮＤゲート（ＧＮ３） 、 （ＧＮ４）で出力す
る再生速度判別信号がインバーター（１３）、（１４）
を夫々通った後上記パルス発生器（１）のパルス信号に
より同時に駆動するフリップフロップ（ＤＦ １ 。
の詳細回路図である。図面に示したように上記カウンタ
ー部（３）は上記パルス発生器（１）のパルス信号に依
り同時にリセットされ、上記周波数逓倍器（２）から出
力されてインバータ（Ｉ２）及びＮＯＲゲート （ＧＲ
２）を通った信号により順次的に駆動するカウンター（
ＦＲＯ−Ｆ１１４ ）により構成されている。且つ上記
検出エラー補償部（２０）は上記ゲート処理部（ｌＯ）
のＮＡＮＤゲート（ＧＮ３） 、 （ＧＮ４）で出力す
る再生速度判別信号がインバーター（１３）、（１４）
を夫々通った後上記パルス発生器（１）のパルス信号に
より同時に駆動するフリップフロップ（ＤＦ １ 。
０Ｆ３）、（ＤＦ２．ＤＦ４）を順次的に通ってフリッ
プフロップ（ＤＦ５．ＤＦ６）の入力端子（Ｄ）に印加
するように接続し、上記インバーター（Ｉ３）及びフリ
ップフロップ（ＤＰＩ、ＤＦ３）の出力信号が同一信号
であり且つ上記インバーター（１４）及びフリップフロ
ップ（ＤＦ２．叶４）の出力信号が同一信号である場合
に低電位信号が出力されるようにＮＡＮＤゲート（ＧＮ
５−ＧＮ ９ ） 、ＮＯＲゲート （ＧＲ３、ＧＲ
４）及びインバーター（Ｉｓ 、 １６）により構成さ
れたクロック制御部（４）の出力信号により上記フリッ
プフロップ（ＤＦ５．ＤＦ６）が駆動されるようになっ
ている。
プフロップ（ＤＦ５．ＤＦ６）の入力端子（Ｄ）に印加
するように接続し、上記インバーター（Ｉ３）及びフリ
ップフロップ（ＤＰＩ、ＤＦ３）の出力信号が同一信号
であり且つ上記インバーター（１４）及びフリップフロ
ップ（ＤＦ２．叶４）の出力信号が同一信号である場合
に低電位信号が出力されるようにＮＡＮＤゲート（ＧＮ
５−ＧＮ ９ ） 、ＮＯＲゲート （ＧＲ３、ＧＲ
４）及びインバーター（Ｉｓ 、 １６）により構成さ
れたクロック制御部（４）の出力信号により上記フリッ
プフロップ（ＤＦ５．ＤＦ６）が駆動されるようになっ
ている。
更に、該フリップフロップ（ＤＦ５）の出力端子（Ｑ）
信号がインバーター（Ｉ、）を通ってイーピーモード判
別信号（ＩＩ！Ｐ）に出力されるようにし、上記フリッ
プフロップ（ＤＦ５）の出力端子（＋１）信号がインバ
ーター（Ｉ８）を通った後上記フリップフロップ（ＤＦ
６）の出力端子（Ｑ）信号と共にＮＯＲゲート（ＧＲ５
）を通ってエルピーモード判別信号（ＬＰ）に出力され
るように構成されている。
信号がインバーター（Ｉ、）を通ってイーピーモード判
別信号（ＩＩ！Ｐ）に出力されるようにし、上記フリッ
プフロップ（ＤＦ５）の出力端子（＋１）信号がインバ
ーター（Ｉ８）を通った後上記フリップフロップ（ＤＦ
６）の出力端子（Ｑ）信号と共にＮＯＲゲート（ＧＲ５
）を通ってエルピーモード判別信号（ＬＰ）に出力され
るように構成されている。
そして、第３図は第２１図に示した本発明に係る自動判
読装置の動作状態を示した真理値表であり、図面に示し
たようにカウンター部（３）の出力端子（００−ロ４）
信号に従うＮＡＮＤゲート （ＧＮ １−ＧＮ ４ ）
、ＮＯＲゲー） （ＧＲＩ、ＧＲ５，ＧＲ６） 、イ
ンバーター（Ｉｆ、 １３．１４． Ｉ７． Ｉｅ）及
びフリップフロップ（ＤＰＩ−ＤＦ６）の出力状態を表
示したものである。
読装置の動作状態を示した真理値表であり、図面に示し
たようにカウンター部（３）の出力端子（００−ロ４）
信号に従うＮＡＮＤゲート （ＧＮ １−ＧＮ ４ ）
、ＮＯＲゲー） （ＧＲＩ、ＧＲ５，ＧＲ６） 、イ
ンバーター（Ｉｆ、 １３．１４． Ｉ７． Ｉｅ）及
びフリップフロップ（ＤＰＩ−ＤＦ６）の出力状態を表
示したものである。
このように構成された本発明に係るキャップスタン再生
速度モードの自動判読装置の動作及び効果を以下に説明
する。
速度モードの自動判読装置の動作及び効果を以下に説明
する。
クロック制御信号（ＣＳ）がパルス発生器（１）に入力
されると、そのクロック制御信号（ＣＳ）の１周期毎に
パルス発生器（１）から１個のパルス信号が発生され、
該パルス信号はカウンター部（３）のリセット端子（Ｒ
）に印加してカウンター（ＦＲＯ−ＦＲＩ）をリセット
するので周波数逓倍器（２）の出力信号を初めから計数
するようになる。即ち、この場合キャップスタンモータ
ーの回転により発生したキャップスタン周波数発生器信
号（ＣＦＧＳ）は周波数逓倍器（２）で２倍に逓倍され
、インバーター（Ｉ２）及びＮＯＲゲート （ＧＲ２）
を通ってカウンター（ＦＲＯ）のクロック端子（ＣＰ）
に印加するのでカウンター部（３）でその印加される信
号の周波数を計数するようになる。
されると、そのクロック制御信号（ＣＳ）の１周期毎に
パルス発生器（１）から１個のパルス信号が発生され、
該パルス信号はカウンター部（３）のリセット端子（Ｒ
）に印加してカウンター（ＦＲＯ−ＦＲＩ）をリセット
するので周波数逓倍器（２）の出力信号を初めから計数
するようになる。即ち、この場合キャップスタンモータ
ーの回転により発生したキャップスタン周波数発生器信
号（ＣＦＧＳ）は周波数逓倍器（２）で２倍に逓倍され
、インバーター（Ｉ２）及びＮＯＲゲート （ＧＲ２）
を通ってカウンター（ＦＲＯ）のクロック端子（ＣＰ）
に印加するのでカウンター部（３）でその印加される信
号の周波数を計数するようになる。
然るに、キャップスタン周波数発生器信号（ＣＦＧＳ）
の周波数はキャップスクン再生速度のモードに従って異
なるため、パルス発生器（１）でパルス信号が出力する
１周期当りのカウンター部（３）で計数する計数値も異
なるようになり、その計数値を表示すると、 ＥＰモード＝ ４８０Ｈｚ／３０七＝１６＝ １００
００ （２）ＬＰモード−７２０Ｈｚ／３０七＝２４
＝ １１０００ （２）ＳＰモード−１４４０Ｈｚ／
３０Ｈｚ＝４８＝１１００００ （２）となる。
の周波数はキャップスクン再生速度のモードに従って異
なるため、パルス発生器（１）でパルス信号が出力する
１周期当りのカウンター部（３）で計数する計数値も異
なるようになり、その計数値を表示すると、 ＥＰモード＝ ４８０Ｈｚ／３０七＝１６＝ １００
００ （２）ＬＰモード−７２０Ｈｚ／３０七＝２４
＝ １１０００ （２）ＳＰモード−１４４０Ｈｚ／
３０Ｈｚ＝４８＝１１００００ （２）となる。
従って、キャップスクン再生速度のモードがＥＰモード
の場合にはカウンター部（３）の出力端子（Ｑ４−００
）に出力する計数値は“１００００”となり、この場合
、ゲート処理部（１０）及び検出エラー補償部（２０）
は第３図の真理値表に示したように動作する。即ち、こ
の場合ゲート処理部（１０）のＮＡＮＤゲー１− （Ｇ
ＮＩ） 、 （ＧＮ ２ ）にすべて高電位信号が出力
してＮＯＲゲート （ＧＲＩ）の入力端子に印加するの
で該ＮＯＲゲート（ＧＲＩ）では低電位信号が出力して
ＮＡＮＤゲート （ＧＮ３）の入力端子に印加され、よ
って、該ＮＡＮＤゲー１−（ＧＮ３）で高電位信号が出
力した後インバーター（Ｉ４）で低電位信号に反転され
てフリップフロップ（ＤＦ２）の入力端子（Ｄ）に印加
される。且つこの場合、ＮＡＮＤゲー）（ＧＮ２）で出
力した高電位信号はインバーター（Ｉ１）で低電位信号
に反転されてＮＡＮＤゲー）（ＧＮ４）に印加するので
そのＮＡＮＤゲート （ＧＮ４）では高電位信号が出力
され、該高電位信号はインバーター（Ｉ３）で低電位信
号に反転してフリップフロシブ（ＤＰＩ）の入力端子（
Ｄ）に印加される。
の場合にはカウンター部（３）の出力端子（Ｑ４−００
）に出力する計数値は“１００００”となり、この場合
、ゲート処理部（１０）及び検出エラー補償部（２０）
は第３図の真理値表に示したように動作する。即ち、こ
の場合ゲート処理部（１０）のＮＡＮＤゲー１− （Ｇ
ＮＩ） 、 （ＧＮ ２ ）にすべて高電位信号が出力
してＮＯＲゲート （ＧＲＩ）の入力端子に印加するの
で該ＮＯＲゲート（ＧＲＩ）では低電位信号が出力して
ＮＡＮＤゲート （ＧＮ３）の入力端子に印加され、よ
って、該ＮＡＮＤゲー１−（ＧＮ３）で高電位信号が出
力した後インバーター（Ｉ４）で低電位信号に反転され
てフリップフロップ（ＤＦ２）の入力端子（Ｄ）に印加
される。且つこの場合、ＮＡＮＤゲー）（ＧＮ２）で出
力した高電位信号はインバーター（Ｉ１）で低電位信号
に反転されてＮＡＮＤゲー）（ＧＮ４）に印加するので
そのＮＡＮＤゲート （ＧＮ４）では高電位信号が出力
され、該高電位信号はインバーター（Ｉ３）で低電位信
号に反転してフリップフロシブ（ＤＰＩ）の入力端子（
Ｄ）に印加される。
然るに、フリップフロシブ（ＤＰＩ−〇Ｆ４）は上記パ
ルス発生器（１）のパルス信号がクロック信号に印加す
るようになっているためそのパルス発生器（１）で３番
目のパルス信号が出力する時上記インバータ（Ｉ３）、
（１４）の出力信号がフリップフロップ（ＤＦ３） 、
（ＤＦ４）の出力端子（ロ）、（Ｉｎ）に夫々出力さ
れるようになる。
ルス発生器（１）のパルス信号がクロック信号に印加す
るようになっているためそのパルス発生器（１）で３番
目のパルス信号が出力する時上記インバータ（Ｉ３）、
（１４）の出力信号がフリップフロップ（ＤＦ３） 、
（ＤＦ４）の出力端子（ロ）、（Ｉｎ）に夫々出力さ
れるようになる。
即ち、パルス発生器（１）で一番目のパルス信号が出力
する時上記のようにカウンター部（３）の計数値により
インバーター（Ｉ３） 、 （１４）の出力した低電位
信号がフリップフロップ（ＤＰＩ） 、 （ＤＦ２）の
入力端子（Ｄ） 、 （Ｄ）に夫々印加され、その後パ
ルス発生器（１）で２番目のパルス信号が出力する時そ
のフリップフロップ（ＤＰＩ） 、 （ＤＦ２）で低電
位信号が出力してフリップフロップ（ＤＦ３） 、 （
ＤＦ４）の入力端子（Ｄ） 、 （Ｄ）に夫々印加され
、以後、パルス発生器（１）で３番目のパルス信号が出
力する時そのフリップフロップ（ＤＦ３） 、 （ＤＦ
４）で低電位信号が出力してフリップフロップ（ＤＰ５
） 、 （ＤＦ６）の入力端子（Ｄ）に夫々印加される
。一方、インバーター（Ｉ３ 、１４）及びフリップフ
ロップ（ＤＰＩ−ＤＦ４）の出力信号はクロック制御部
（４）で論理調合されてフリップフロップ（ＤＦ５゜Ｄ
Ｆ６）にクロック信号として印加され、これによってイ
ンバーター（Ｉ３）及びフリップフロップ（ＤＰＩＤＦ
３）と、インバーター（Ｉ４）及びフリップフロップ（
ＤＦ２． ＤＦ４）とで各々同一信号が出力される時フ
リップフロップ（ＤＦ５． ＤＦ６）にクロック信号が
印加される。
する時上記のようにカウンター部（３）の計数値により
インバーター（Ｉ３） 、 （１４）の出力した低電位
信号がフリップフロップ（ＤＰＩ） 、 （ＤＦ２）の
入力端子（Ｄ） 、 （Ｄ）に夫々印加され、その後パ
ルス発生器（１）で２番目のパルス信号が出力する時そ
のフリップフロップ（ＤＰＩ） 、 （ＤＦ２）で低電
位信号が出力してフリップフロップ（ＤＦ３） 、 （
ＤＦ４）の入力端子（Ｄ） 、 （Ｄ）に夫々印加され
、以後、パルス発生器（１）で３番目のパルス信号が出
力する時そのフリップフロップ（ＤＦ３） 、 （ＤＦ
４）で低電位信号が出力してフリップフロップ（ＤＰ５
） 、 （ＤＦ６）の入力端子（Ｄ）に夫々印加される
。一方、インバーター（Ｉ３ 、１４）及びフリップフ
ロップ（ＤＰＩ−ＤＦ４）の出力信号はクロック制御部
（４）で論理調合されてフリップフロップ（ＤＦ５゜Ｄ
Ｆ６）にクロック信号として印加され、これによってイ
ンバーター（Ｉ３）及びフリップフロップ（ＤＰＩＤＦ
３）と、インバーター（Ｉ４）及びフリップフロップ（
ＤＦ２． ＤＦ４）とで各々同一信号が出力される時フ
リップフロップ（ＤＦ５． ＤＦ６）にクロック信号が
印加される。
即ち、インバーター（Ｉ３）及びフリップフロップ（Ｄ
ＰＩ） 、 （ＤＦ３）で上記のようにすべて低電位信
号が出力するとＮＯＲゲー）（ＧＲ３）で高電位信号が
出力され、咳高電位信号はインバーター（Ｉ、）で低電
位信号に反転してＮＡＮＤゲート （ＧＮ７）の入力端
子に印加するのでその出力端子には高電位信号が出力さ
れる。同様にインバーター（Ｉ４）及びフリップフロッ
プ（ＤＦ２） 、 （ＤＦ４）で」二記のようにすべて
低電位信号が出力する場合にはＮＯＲゲー）（ＧＲ４）
で高電位信号が出力され、該高電位信号はインバーター
（Ｉ６）で低電位信号に反転するのでＮＡＮＤゲート（
ＧＮ８）で高電位信号が出力される。
ＰＩ） 、 （ＤＦ３）で上記のようにすべて低電位信
号が出力するとＮＯＲゲー）（ＧＲ３）で高電位信号が
出力され、咳高電位信号はインバーター（Ｉ、）で低電
位信号に反転してＮＡＮＤゲート （ＧＮ７）の入力端
子に印加するのでその出力端子には高電位信号が出力さ
れる。同様にインバーター（Ｉ４）及びフリップフロッ
プ（ＤＦ２） 、 （ＤＦ４）で」二記のようにすべて
低電位信号が出力する場合にはＮＯＲゲー）（ＧＲ４）
で高電位信号が出力され、該高電位信号はインバーター
（Ｉ６）で低電位信号に反転するのでＮＡＮＤゲート（
ＧＮ８）で高電位信号が出力される。
このように、ＮＡＮＤゲート（ＧＮ７） 、 （ＧＮ８
）ですべて高電位信号が出力するのでＮＡＮＤゲート
（ＧＮ９）では低電位信号が出力し、フリップフロップ
（ＤＦ５゜ＤＦ６）にクロック信号として印加される。
）ですべて高電位信号が出力するのでＮＡＮＤゲート
（ＧＮ９）では低電位信号が出力し、フリップフロップ
（ＤＦ５゜ＤＦ６）にクロック信号として印加される。
又、インバーター（Ｉ３）及びフリップフロップ（ＤＦ
Ｉ） 、 （ＤＦ３）ですべて高電位信号が出力する場
合にはＮＡＮＤゲー）（ＧＮ５）で低電位信号が出力す
るのでＮＡＮＤゲー）（ＧＮ７）で高電位信号が出力さ
れ、インバーター（Ｉ４）及びフリップフロップ（ＤＦ
２）。
Ｉ） 、 （ＤＦ３）ですべて高電位信号が出力する場
合にはＮＡＮＤゲー）（ＧＮ５）で低電位信号が出力す
るのでＮＡＮＤゲー）（ＧＮ７）で高電位信号が出力さ
れ、インバーター（Ｉ４）及びフリップフロップ（ＤＦ
２）。
（ＤＦ４）ですべて高電位信号が出力する場合もＮＡＮ
Ｄゲー）（ＧＮ６）で低電位信号が出力するのでＮＡＮ
Ｄゲート（ＧＮ８）で高電位信号が出力される。このよ
うにＮＡＮＤゲート（ＧＮ７） 、 （ＧＮ８）ですべ
て高電位信号が出力するのでＮＡＮＤゲート （ＧＮ９
）で低電位信号が出力してフリップフロップ（ＤＦ５．
ＤＦ６）にクロック信号として印加される。このよう
にフリップフロシブ（ＤＦ５． ＤＦ６）に低電位のク
ロック信号が印加する時始めてそのフリップフロップ（
ＤＦ５． ＤＦ６）の入力信号が出力されるようになる
。
Ｄゲー）（ＧＮ６）で低電位信号が出力するのでＮＡＮ
Ｄゲート（ＧＮ８）で高電位信号が出力される。このよ
うにＮＡＮＤゲート（ＧＮ７） 、 （ＧＮ８）ですべ
て高電位信号が出力するのでＮＡＮＤゲート （ＧＮ９
）で低電位信号が出力してフリップフロップ（ＤＦ５．
ＤＦ６）にクロック信号として印加される。このよう
にフリップフロシブ（ＤＦ５． ＤＦ６）に低電位のク
ロック信号が印加する時始めてそのフリップフロップ（
ＤＦ５． ＤＦ６）の入力信号が出力されるようになる
。
結局、フリップフロップ（ＤＦ５． ＤＦ６）はカウン
ター部（３）の出力端子（ＱＯ−０４）で出力する計数
値が連続的に３回同様になる時その入力信号を出力する
ようになり、これによってノイズにより瞬間的に変化す
るキャップスクン速度モードの判断を防止するようにな
る。
ター部（３）の出力端子（ＱＯ−０４）で出力する計数
値が連続的に３回同様になる時その入力信号を出力する
ようになり、これによってノイズにより瞬間的に変化す
るキャップスクン速度モードの判断を防止するようにな
る。
一方、上記のように動作してフリップフロップ（ＤＦ５
） 、 （ＤＦ６）の出力端子（Ｑ）、（ロ）にすべて
低電位信号が出力すると、フリップフロップ（ＤＦ５）
の出力端子（ロ）に出力した低電位信号はインバーター
（Ｉ、）で高電位信号に反転されてイーピーモード判別
信号（ＥＰ）として出力される。併しながら、この場合
、フリップフロップ（ＤＦ５）の出力端子（０）に出力
した低電位信号はインバーター（Ｉ６）で高電位信号に
反転するのでＮＯＲゲート （ＧＲ５）で低電位信号が
出力され、且つインバーター（Ｉ７）で出力した高電位
信号によりＮＯＲゲート （ＧＲ６）で低電位信号が出
力される。結局、カウンター部（３）の出力端子（口４
−００）で出力する計数値が“１００００”以下の場合
は、第３図の真理値表で確認されるようにインバーター
（Ｉ７）で高電位信号が出力してイーピーモード判別信
号（ＥＰ）に印加される。
） 、 （ＤＦ６）の出力端子（Ｑ）、（ロ）にすべて
低電位信号が出力すると、フリップフロップ（ＤＦ５）
の出力端子（ロ）に出力した低電位信号はインバーター
（Ｉ、）で高電位信号に反転されてイーピーモード判別
信号（ＥＰ）として出力される。併しながら、この場合
、フリップフロップ（ＤＦ５）の出力端子（０）に出力
した低電位信号はインバーター（Ｉ６）で高電位信号に
反転するのでＮＯＲゲート （ＧＲ５）で低電位信号が
出力され、且つインバーター（Ｉ７）で出力した高電位
信号によりＮＯＲゲート （ＧＲ６）で低電位信号が出
力される。結局、カウンター部（３）の出力端子（口４
−００）で出力する計数値が“１００００”以下の場合
は、第３図の真理値表で確認されるようにインバーター
（Ｉ７）で高電位信号が出力してイーピーモード判別信
号（ＥＰ）に印加される。
又、キャップスタン再生速度のモードがＬＰモードの場
合にはカウンター部（３）の出力端子（口４００）に出
力する計数値は“１１０００”になる。従って、カウン
ター部（３）ノ出力端子（Ｑ４−ＱＯ） テ“”１０１
０１”又は“１０１１０”若しくは°“１１１００”の
計数値が出力する場合に第３図の真理値表に示したよう
にＮＡＮＤゲ−）（ＧＮ２）では低電位信号が出力され
、該低電位信号はインバーター（■＋）で高電位信号に
反転してＮＡＮＤゲート （ＧＮ４）の入力端子に印加
されるのでその出力端子に低電位信号が出力し、該低電
位信号はインバーター（Ｉ３）で高電位信号に反転して
フリップフロップ（ＤＰＩ）の入力端子（Ｄ）に印加さ
れる。そして、この場合、ＮＡＮＤゲート （ＧＮ３）
で高電位信号が出力した後インバーター（Ｉ４）で低電
位信号に反＆シてフリップフロップ（ＤＦ２）の入力端
子（Ｄ）に印加される。従って、この場合、上記のよう
に動作してフリップフロップ（ＤＰ５）の出力端子（Ｑ
）に高電位信号が出力し、フリップフロップ（ＤＰ６）
の出力端子（ロ）に低電位信号が出力される。従ってＮ
ＯＩ？ゲー）（ＧＲ５）で高電位信号が出力してエルピ
ーモード判別信号（ＬＰ）として印加される。
合にはカウンター部（３）の出力端子（口４００）に出
力する計数値は“１１０００”になる。従って、カウン
ター部（３）ノ出力端子（Ｑ４−ＱＯ） テ“”１０１
０１”又は“１０１１０”若しくは°“１１１００”の
計数値が出力する場合に第３図の真理値表に示したよう
にＮＡＮＤゲ−）（ＧＮ２）では低電位信号が出力され
、該低電位信号はインバーター（■＋）で高電位信号に
反転してＮＡＮＤゲート （ＧＮ４）の入力端子に印加
されるのでその出力端子に低電位信号が出力し、該低電
位信号はインバーター（Ｉ３）で高電位信号に反転して
フリップフロップ（ＤＰＩ）の入力端子（Ｄ）に印加さ
れる。そして、この場合、ＮＡＮＤゲート （ＧＮ３）
で高電位信号が出力した後インバーター（Ｉ４）で低電
位信号に反＆シてフリップフロップ（ＤＦ２）の入力端
子（Ｄ）に印加される。従って、この場合、上記のよう
に動作してフリップフロップ（ＤＰ５）の出力端子（Ｑ
）に高電位信号が出力し、フリップフロップ（ＤＰ６）
の出力端子（ロ）に低電位信号が出力される。従ってＮ
ＯＩ？ゲー）（ＧＲ５）で高電位信号が出力してエルピ
ーモード判別信号（ＬＰ）として印加される。
更に、キャップスタン再生速度のモードがＳＰモードの
場合にはカウンター部（３）の出力端子（Ｑ４００）に
” １１１１１”の計数値が出力される。即ち、カウン
ター部（３）ノ出力端子（０４−１１０） ニ”１１１
１１”の計数値が出力する場合第３図の真理値表に示し
たようにＮＡＮＤゲート（ＧＮＩ） 、 （ＧＮ２）で
すべて低電位信号が出力してＮＯＲゲー）（ＧＲＩ）で
高電位信号が出力され、これによって、周波数逓倍器（
２）で出力されてインバーター（Ｉ２）を通った信号に
関係な（ＮＯＲゲート （ＧＲ２）で継続して高電位信
号が出力するのでカウンター部（３）の計数値は°“１
１１１１”を維持するようになる。
場合にはカウンター部（３）の出力端子（Ｑ４００）に
” １１１１１”の計数値が出力される。即ち、カウン
ター部（３）ノ出力端子（０４−１１０） ニ”１１１
１１”の計数値が出力する場合第３図の真理値表に示し
たようにＮＡＮＤゲート（ＧＮＩ） 、 （ＧＮ２）で
すべて低電位信号が出力してＮＯＲゲー）（ＧＲＩ）で
高電位信号が出力され、これによって、周波数逓倍器（
２）で出力されてインバーター（Ｉ２）を通った信号に
関係な（ＮＯＲゲート （ＧＲ２）で継続して高電位信
号が出力するのでカウンター部（３）の計数値は°“１
１１１１”を維持するようになる。
従ってこの場合、ＮＡＮＤゲー１−（ＧＮ２）で出力し
た低電位信号はインバーター（Ｉ１）で高電位信号に反
転してＮＡＮＤゲート （ＧＮ４）の入力端子に印加す
るのでその出力端子に低電位信号が出力され、該低電位
信号はインバーター（Ｉ３）で高電位信号に反転してフ
リップフロップ（１）Ｆｌ）の入力端子（Ｄ）に印加さ
れる。且つこの場合、ＮＯ＋？ゲート（Ｇｉｌｌ）で出
力した高電位信号によりＮＡＮＤゲー）（ＧＮ３）で低
電位信号が出力され、該低電位信号はインバーター（Ｉ
４）で高電位信号に反転してフリップフロップ（ＤＰ２
）の入力端子（Ｄ）に印加される。従って、この場合上
記のように動作してフリップフロップ（ＤＦ５） 、
（ＤＦ６）の出力端子（Ｑ）、（ロ）にすべて高電位信
号が出力し、よって、ＮＯＲゲー）（ＧＲ６）で高電位
信号が出力してエスピー判別信号（ＳＰ）に印加される
。
た低電位信号はインバーター（Ｉ１）で高電位信号に反
転してＮＡＮＤゲート （ＧＮ４）の入力端子に印加す
るのでその出力端子に低電位信号が出力され、該低電位
信号はインバーター（Ｉ３）で高電位信号に反転してフ
リップフロップ（１）Ｆｌ）の入力端子（Ｄ）に印加さ
れる。且つこの場合、ＮＯ＋？ゲート（Ｇｉｌｌ）で出
力した高電位信号によりＮＡＮＤゲー）（ＧＮ３）で低
電位信号が出力され、該低電位信号はインバーター（Ｉ
４）で高電位信号に反転してフリップフロップ（ＤＰ２
）の入力端子（Ｄ）に印加される。従って、この場合上
記のように動作してフリップフロップ（ＤＦ５） 、
（ＤＦ６）の出力端子（Ｑ）、（ロ）にすべて高電位信
号が出力し、よって、ＮＯＲゲー）（ＧＲ６）で高電位
信号が出力してエスピー判別信号（ＳＰ）に印加される
。
以上説明したように、本発明は制御クロック信号の１周
期にキャップスタン周波数発生器から幾つの信号が発生
するかをカウンターで計数し、論理ゲート及びＤタイプ
フリッププロップを利用した論理回路し詳細な説明計数
値によるキャップスタン再生速度のモードを自動的に判
読するようになるため、その処理動作が正確であり、集
積回路構成が可能となって低廉な価格で多量生産を行い
得る効果がある。又、キャップスタン再生速度のモード
が自動的に判読されるのでキャップスクンモーターの速
度を自動的に調整し得る情報を容易にインタフェースす
ることができると共にシスコン、マイコンとのインタフ
ェースで再生モードを自動的に表示することができる効
果がある。
期にキャップスタン周波数発生器から幾つの信号が発生
するかをカウンターで計数し、論理ゲート及びＤタイプ
フリッププロップを利用した論理回路し詳細な説明計数
値によるキャップスタン再生速度のモードを自動的に判
読するようになるため、その処理動作が正確であり、集
積回路構成が可能となって低廉な価格で多量生産を行い
得る効果がある。又、キャップスタン再生速度のモード
が自動的に判読されるのでキャップスクンモーターの速
度を自動的に調整し得る情報を容易にインタフェースす
ることができると共にシスコン、マイコンとのインタフ
ェースで再生モードを自動的に表示することができる効
果がある。
第１図は本発明のキャソプスクン再生速度モードの自動
判読装置ブロック図、 第２図は第１図の自動判読装置の詳細回路図、および、 第３図は第２図の自動判読装置の動作状態を示した真理
値表である。 （符号の説明） １；パルス発生器、 ２；周波数逓倍器、３；カウン
ター部、 ４；クロック制御部、１０；ゲート処理部
、 ２０：検出エラー補償部、ＦＲＯ−ＦＲ４； カ
ウンター ＧＮＰ−ＧＮ９ 、 ＮＡＮＤゲート、ＧＲＩ−Ｇ
Ｒ６： ＮＯＲゲート、 ＩＩ １８ ； インバーターＰＩ ＤＦ６ ； フリップフロップ。
判読装置ブロック図、 第２図は第１図の自動判読装置の詳細回路図、および、 第３図は第２図の自動判読装置の動作状態を示した真理
値表である。 （符号の説明） １；パルス発生器、 ２；周波数逓倍器、３；カウン
ター部、 ４；クロック制御部、１０；ゲート処理部
、 ２０：検出エラー補償部、ＦＲＯ−ＦＲ４； カ
ウンター ＧＮＰ−ＧＮ９ 、 ＮＡＮＤゲート、ＧＲＩ−Ｇ
Ｒ６： ＮＯＲゲート、 ＩＩ １８ ； インバーターＰＩ ＤＦ６ ； フリップフロップ。
Claims (1)
- 【特許請求の範囲】 １、制御クロック信号（ＣＳ）の入力を受けてパルス信
号を発生するパルス発生器（１）と、キャップスタン周
波数発生器信号（ＣＦＧＳ）を２倍に逓倍する周波数逓
倍器（２）と、 上記パルス発生器（１）のパルス信号によりリセットさ
れ上記周波数逓倍器（２）の出力信号を計数するカウン
ター部（３）と、 該カウンター部（３）の出力端子（Ｑ０−Ｑ４）にすべ
て高電位信号が出力するときに、上記周波数逓倍器（２
）の出力信号がそのカウンター部（３）に印加されない
ようにし、該カウンター部（３）の計数信号により３種
類の再生速度判別制御信号を出力するゲート処理部（１
０）と、 上記パルス発生器（１）のパルス信号により駆動され上
記ゲート処理部（１０）の再生速度判別制御信号からイ
ーピーモード判別信号（ＥＰ）及びエルピーモード判別
信号（ＬＰ）を出力する検出エラー補償部（２０）と、 該検出エラー補償部（２０）の出力信号を論理調合して
エスピーモード判別信号を出力するＮＯＲゲート（ＧＲ
６）とにより構成されてなることを特徴とするキャップ
スタン再生速度モードの自動判読装置。 ２、前記検出エラー補償部（２０）は、前記ゲート処理
部（１０）で同種類の再生速度判別制御信号が三回以上
出力される場合、イーピーモード判別信号（ＥＰ）及び
エルピーモード判別信号（ＬＰ）を出力するように構成
される請求項１記載のキャップスタン再生速度モードの
自動判読装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR9355/1988 | 1988-07-25 | ||
| KR1019880009355A KR920002491B1 (ko) | 1988-07-25 | 1988-07-25 | 캡스턴 재생속도모우드의 자동판독장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266756A true JPH0266756A (ja) | 1990-03-06 |
Family
ID=19276402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190687A Pending JPH0266756A (ja) | 1988-07-25 | 1989-07-25 | キャップスタン再生速度モードの自動判読装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5057784A (ja) |
| JP (1) | JPH0266756A (ja) |
| KR (1) | KR920002491B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0549280A (ja) * | 1991-08-09 | 1993-02-26 | Rohm Co Ltd | 波形整形誤差補正回路 |
| JP2909784B2 (ja) * | 1991-08-28 | 1999-06-23 | ローム株式会社 | ビデオ再生装置 |
| US5396111A (en) * | 1993-03-11 | 1995-03-07 | Data General Corporation | Clocking unit for digital data processing |
| KR0121698Y1 (ko) * | 1993-06-30 | 1998-08-01 | 김광호 | 표준/장시간모드 판별신호 기록/재생장치 |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208724A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Mode discriminating circuit |
| JPS60231940A (ja) * | 1984-04-28 | 1985-11-18 | Toshiba Corp | 記録速度自動判別装置 |
| JPS632141A (ja) * | 1986-06-20 | 1988-01-07 | Sanyo Electric Co Ltd | テ−プ速度判別回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4341995A (en) * | 1981-05-29 | 1982-07-27 | American Optical Corporation | Velocity profile analyzer |
| JPS6097183A (ja) * | 1983-10-28 | 1985-05-30 | 三菱電機株式会社 | エレベ−タの速度検出装置 |
| JPS60197969A (ja) * | 1984-03-19 | 1985-10-07 | Sanyo Electric Co Ltd | テ−プ速度判別回路 |
| JPS61245063A (ja) * | 1985-04-23 | 1986-10-31 | Nippon Air Brake Co Ltd | 車輪速度検出方法 |
| JPS62162968A (ja) * | 1986-01-13 | 1987-07-18 | Hitachi Ltd | 速度検出装置 |
| JPS62253212A (ja) * | 1986-04-18 | 1987-11-05 | Fujitsu Ltd | 周波数逓倍回路 |
-
1988
- 1988-07-25 KR KR1019880009355A patent/KR920002491B1/ko not_active IP Right Cessation
-
1989
- 1989-07-24 US US07/383,432 patent/US5057784A/en not_active Expired - Fee Related
- 1989-07-25 JP JP1190687A patent/JPH0266756A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208724A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Mode discriminating circuit |
| JPS60231940A (ja) * | 1984-04-28 | 1985-11-18 | Toshiba Corp | 記録速度自動判別装置 |
| JPS632141A (ja) * | 1986-06-20 | 1988-01-07 | Sanyo Electric Co Ltd | テ−プ速度判別回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920002491B1 (ko) | 1992-03-26 |
| US5057784A (en) | 1991-10-15 |
| KR900002270A (ko) | 1990-02-28 |
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