JPS59140756A - バイフエ−ズマ−ク変調回路 - Google Patents
バイフエ−ズマ−ク変調回路Info
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- JPS59140756A JPS59140756A JP58014258A JP1425883A JPS59140756A JP S59140756 A JPS59140756 A JP S59140756A JP 58014258 A JP58014258 A JP 58014258A JP 1425883 A JP1425883 A JP 1425883A JP S59140756 A JPS59140756 A JP S59140756A
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- Japan
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- signal
- circuit
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- output signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、データ信号をノ々イフエーズマークに変調し
て出力するノ々イフエーズマーク変調回路に関するもの
である。
て出力するノ々イフエーズマーク変調回路に関するもの
である。
背景技術
近年、′電子技術の発達に伴なって、各種情報がディジ
タル的に高密度で記録される傾向にある。例えばビデオ
テープレコーダに於いては、音声信号をパルスコード変
調した状態で磁気テープに記録することによシ、音声信
号の音質を向上させることが行なわれている。この場合
、情報をノぐルスコード変調したままで磁気テープまた
は磁気ディスク等の記録媒体に記録すると、次に示す様
な問題が生ずる。
タル的に高密度で記録される傾向にある。例えばビデオ
テープレコーダに於いては、音声信号をパルスコード変
調した状態で磁気テープに記録することによシ、音声信
号の音質を向上させることが行なわれている。この場合
、情報をノぐルスコード変調したままで磁気テープまた
は磁気ディスク等の記録媒体に記録すると、次に示す様
な問題が生ずる。
（５）同じ符号が連続した場合にはクロック成分の取シ
出しが極めて困難になる。
出しが極めて困難になる。
（Ｂ） 符号の反転が激しい場合には、符号量干渉が
増加する。
増加する。
（０） ”１″の数と“０″の数の差が直流成分とな
シ、この直流成分が記録媒体駆動系を担当するサーゼ系
に悪影響を与える。
シ、この直流成分が記録媒体駆動系を担当するサーゼ系
に悪影響を与える。
このような問題を解決するものとして、パイフェーズマ
ーク（Ｂｉ−Ｐｈａｓｅ−Ｍａｒｋ）と称される変調方
式が提案されている。そして、このパインニーズマーク
方式によシ変調された信号は、同期信号部とデータ信号
部とから構成されておシ、同期信号部は１．５ビツト毎
に極性が反転する３ビツト構成の信号となっている。こ
こで、同期信号はその直前に位置するデータ信号の内容
によってその極性が変化し、直前のデータ信号が“ｌ″
であった場合には、第１図（、）に示す様に“Ｌ″から
始まる信号となシ、また直前のデータ信号が“０“であ
った場合には、第１図（ｂ）に示す様に”Ｈ″から始ま
る信号となることを要件としている。次に、この同期信
号に続いて発生されるデータ信号は１ビツトを１単位と
する信号であって、ビット間に於いては必ず反転するこ
とと、“１″信号はビットの中央で反転し、“０″信号
はビットの中央で反転しないことを要件としている。つ
まり、“０″信号を表わす場合に、直前の信号が”０″
の時には第２図（、）に示すようになシ、直前の信号が
”１″の時には第２図（ｂ）に示すようになる。また”
１″信号を表わす場合に、直前の信号が０″の時には第
２図（Ｃ）に示すようになシ、直前の信号が“１″の時
には第２図（ｄ）に示すようになる。そして、この第２
図（、）〜（ｄ）に示す状態に変調された信号は、予め
定められた１ブロック単位毎に上記同期信号（第１図（
、） （ｂ））に続いて順次送シ出されるものである。
ーク（Ｂｉ−Ｐｈａｓｅ−Ｍａｒｋ）と称される変調方
式が提案されている。そして、このパインニーズマーク
方式によシ変調された信号は、同期信号部とデータ信号
部とから構成されておシ、同期信号部は１．５ビツト毎
に極性が反転する３ビツト構成の信号となっている。こ
こで、同期信号はその直前に位置するデータ信号の内容
によってその極性が変化し、直前のデータ信号が“ｌ″
であった場合には、第１図（、）に示す様に“Ｌ″から
始まる信号となシ、また直前のデータ信号が“０“であ
った場合には、第１図（ｂ）に示す様に”Ｈ″から始ま
る信号となることを要件としている。次に、この同期信
号に続いて発生されるデータ信号は１ビツトを１単位と
する信号であって、ビット間に於いては必ず反転するこ
とと、“１″信号はビットの中央で反転し、“０″信号
はビットの中央で反転しないことを要件としている。つ
まり、“０″信号を表わす場合に、直前の信号が”０″
の時には第２図（、）に示すようになシ、直前の信号が
”１″の時には第２図（ｂ）に示すようになる。また”
１″信号を表わす場合に、直前の信号が０″の時には第
２図（Ｃ）に示すようになシ、直前の信号が“１″の時
には第２図（ｄ）に示すようになる。そして、この第２
図（、）〜（ｄ）に示す状態に変調された信号は、予め
定められた１ブロック単位毎に上記同期信号（第１図（
、） （ｂ））に続いて順次送シ出されるものである。
しかしながら、上記バイフェーズマーク変調は極めて複
雑な条件を満しながら高速処理を必要とする関係上、そ
の変調回路が極めて複雑でかつ高価なものとなってしま
う問題を有している。
雑な条件を満しながら高速処理を必要とする関係上、そ
の変調回路が極めて複雑でかつ高価なものとなってしま
う問題を有している。
発明の開示
従って、本発明による目的は、構成が簡単でかつ安価に
製作することが出来るパイフェーズマーク変調回路を提
供することである。
製作することが出来るパイフェーズマーク変調回路を提
供することである。
このような目的を達成するために本発明によるパイフェ
ーズマーク変調回路は、カウンタとゲート回路を特殊な
構成で組み合せることによって構成したものである。
ーズマーク変調回路は、カウンタとゲート回路を特殊な
構成で組み合せることによって構成したものである。
このように構成された回路に於いては、マイクロコンピ
ュータ等の特殊でかつ複雑・高価な回路を用いることな
くして、容易にかつ安価に構成することが出来る。また
本発明による回路に於いては、その動作が早いためにデ
ータ信号の高速処理が行なえる等の種々優れた効果を有
する。
ュータ等の特殊でかつ複雑・高価な回路を用いることな
くして、容易にかつ安価に構成することが出来る。また
本発明による回路に於いては、その動作が早いためにデ
ータ信号の高速処理が行なえる等の種々優れた効果を有
する。
発明を実施するための最良の形態
第３図は本発明によるパイフェーズマーク変調回路の一
実施例を示す回路図である。同図に於いて１は第１カウ
ンタであって、インバータ２を介してビット周期のクロ
ックツぐルスＯＰをクロック入力とすることにより、ク
ロックツぞルスＣＰの立ち下シを２カウントすると出力
信号Ｂを送出する。そして、この第１カウンタ１はアン
ドゲート３を介して予め定められたブロック単位に発生
される負極性のブロック同期信号部および負極性の出力
信号Ｂをクリア入力としている。従って、この第１カウ
ンタ１はブロック同期信号Ａの発生時点を基準として、
クロックパルスＣＰの立ち下りを２回計数する毎に出力
信号Ｂを発生する動作を繰シ返すことになる。
実施例を示す回路図である。同図に於いて１は第１カウ
ンタであって、インバータ２を介してビット周期のクロ
ックツぐルスＯＰをクロック入力とすることにより、ク
ロックツぞルスＣＰの立ち下シを２カウントすると出力
信号Ｂを送出する。そして、この第１カウンタ１はアン
ドゲート３を介して予め定められたブロック単位に発生
される負極性のブロック同期信号部および負極性の出力
信号Ｂをクリア入力としている。従って、この第１カウ
ンタ１はブロック同期信号Ａの発生時点を基準として、
クロックパルスＣＰの立ち下りを２回計数する毎に出力
信号Ｂを発生する動作を繰シ返すことになる。
４は第２カウンタでろって、クロックパルスＣＰをクロ
ック入力としてその立ち上シを計数することによシ、計
数値ｎが３に達すると出力信号Ｃを発生する。そして、
この第２カウンタ４はゲート回路５を介してブロック同
期信号人および出力信号０をクリア入力としているため
に、ブロック同期信号Ａの発生時点を基準として、クロ
ックパルスＣＰの立ち上シを３回計数する毎に出力信号
Ｃを発生する動作を繰シ返すことになる。６はブロック
同期信号人によ）セットされるとともに、第２カウンタ
の出力信号によってリセットされるフリップフロップ回
路、７はクロックツぐルスＯＰの立ち上りによシトリガ
されてクロックパルスＣＰの立ち上シを示す幅の狭い立
ち上シ位置ノξルスＧを発生するワンショットマルチノ
々イブレータ−１ｓはインバータ９を介して供給される
クロックパルスによυトリガされることによシ、クロッ
クパルスＯＰの立ち下シを示す幅の狭い立ち下多位置パ
ルスＨを発生するワンショットマルチバイブレータ回路
である。そして、このワンショットマルチバイブレータ
回路７，８は、フリップフロップ回路６のリセット出力
信号Ｅをクリア入力とする。ことによシ、ブロック同期
信号人の発生時点からクロックパルスＣＰの３周期間に
於いては出力を発生しないように制御されて、パイフェ
ーズマーク変調による同期信号の発生に影響を与えない
ようにしている。従って、これらワンショット÷ルテノ
々イブレータ回路７，８およびインノ々−タ９は、フリ
ップフロップ回路６のリセット期間に於けるクロックツ
ぞルスＣＰの立ち下シと立ち上多時点を示す立ち上シ位
置ノ々ルスＧと立 ・ち下シ位置ノぐルスＨを発生する
エツジ検出回路ｌＯを構成していることになる。１１は
豆ち下多位置パルスＨと入カデータエの一致を求める第
１論理回路であって、ナンドゲー）１１によって構成さ
れている。１３はフリップフロップ回路６のセット期間
に於ける第１．紀２カウンタ１，４の出力イロ号Ｂ、Ｏ
を取シ出す第２８ｉｉｉｉ理回路であって、出力信号Ｂ
、Ｏを入力とするナントゲート１４と、このナントゲー
ト１４の出力信号とフリップフロップ回路６のセット出
力りを入力とするナンドゲー）１５とによって構成され
ている。１６は立ち上多位置パルスＧ。
ック入力としてその立ち上シを計数することによシ、計
数値ｎが３に達すると出力信号Ｃを発生する。そして、
この第２カウンタ４はゲート回路５を介してブロック同
期信号人および出力信号０をクリア入力としているため
に、ブロック同期信号Ａの発生時点を基準として、クロ
ックパルスＣＰの立ち上シを３回計数する毎に出力信号
Ｃを発生する動作を繰シ返すことになる。６はブロック
同期信号人によ）セットされるとともに、第２カウンタ
の出力信号によってリセットされるフリップフロップ回
路、７はクロックツぐルスＯＰの立ち上りによシトリガ
されてクロックパルスＣＰの立ち上シを示す幅の狭い立
ち上シ位置ノξルスＧを発生するワンショットマルチノ
々イブレータ−１ｓはインバータ９を介して供給される
クロックパルスによυトリガされることによシ、クロッ
クパルスＯＰの立ち下シを示す幅の狭い立ち下多位置パ
ルスＨを発生するワンショットマルチバイブレータ回路
である。そして、このワンショットマルチバイブレータ
回路７，８は、フリップフロップ回路６のリセット出力
信号Ｅをクリア入力とする。ことによシ、ブロック同期
信号人の発生時点からクロックパルスＣＰの３周期間に
於いては出力を発生しないように制御されて、パイフェ
ーズマーク変調による同期信号の発生に影響を与えない
ようにしている。従って、これらワンショット÷ルテノ
々イブレータ回路７，８およびインノ々−タ９は、フリ
ップフロップ回路６のリセット期間に於けるクロックツ
ぞルスＣＰの立ち下シと立ち上多時点を示す立ち上シ位
置ノ々ルスＧと立 ・ち下シ位置ノぐルスＨを発生する
エツジ検出回路ｌＯを構成していることになる。１１は
豆ち下多位置パルスＨと入カデータエの一致を求める第
１論理回路であって、ナンドゲー）１１によって構成さ
れている。１３はフリップフロップ回路６のセット期間
に於ける第１．紀２カウンタ１，４の出力イロ号Ｂ、Ｏ
を取シ出す第２８ｉｉｉｉ理回路であって、出力信号Ｂ
、Ｏを入力とするナントゲート１４と、このナントゲー
ト１４の出力信号とフリップフロップ回路６のセット出
力りを入力とするナンドゲー）１５とによって構成され
ている。１６は立ち上多位置パルスＧ。
第１．第２論理回路１１．１３の出力信号、Ｊ。
Ｆおよびブロック同期信号Ａの論理和を求める第３論理
回路であって、立ち上シ位置ＡルスＧを反転するインバ
ータ１７と、このインバータ１７の出力信号、第１．第
２論理回路１１．１３の出力信号Ｊ、におよびブロック
同期信号Ａを入力するアンドゲート１８とによって構成
されている。１９は第３論理回路１６の出力信号Ｋによ
シトリガされる毎に出力を反転してパイフェーズマーク
変調信号りを発生するＪ−にタイプのフリップフロップ
回路である。
回路であって、立ち上シ位置ＡルスＧを反転するインバ
ータ１７と、このインバータ１７の出力信号、第１．第
２論理回路１１．１３の出力信号Ｊ、におよびブロック
同期信号Ａを入力するアンドゲート１８とによって構成
されている。１９は第３論理回路１６の出力信号Ｋによ
シトリガされる毎に出力を反転してパイフェーズマーク
変調信号りを発生するＪ−にタイプのフリップフロップ
回路である。
このように構成された回路に於いて、予め定められたブ
ロック単位毎に発生される第４図（ｂ）に示すブロック
同期信号Ａが供給されると、このブロック同期信号Ａは
アンドゲート３，５を介して’＄、１．８２カウンタ１
，４をクリアするとともに、フリップフロップ回路６を
セットする。この状態に於いて図示しない発振回路から
ビット周期の第４図（ａ）に示すクロックパルスＯＰが
供給されると、第１カウンタ１はクロックツぐルスＯＰ
の立ち下シを２回計数□する毎に第４図（ｃ）に示す出
力信号Ｂを発生する動作を繰シ返す。
ロック単位毎に発生される第４図（ｂ）に示すブロック
同期信号Ａが供給されると、このブロック同期信号Ａは
アンドゲート３，５を介して’＄、１．８２カウンタ１
，４をクリアするとともに、フリップフロップ回路６を
セットする。この状態に於いて図示しない発振回路から
ビット周期の第４図（ａ）に示すクロックパルスＯＰが
供給されると、第１カウンタ１はクロックツぐルスＯＰ
の立ち下シを２回計数□する毎に第４図（ｃ）に示す出
力信号Ｂを発生する動作を繰シ返す。
また、第２カウンタ４はクロックパルスＯＰの立ち上シ
を３回計数する毎に第４図（ｄ）に示す出力信号０を発
生する動作を繰シ返す。そして、第２カウンタ４から第
１回目の出力信号Ｃが発生されると、フリップフロップ
回路６がリセットされるために、そのセット出力りは第
４図（ｅ）に示す様にブロック同期信号Ａの発生時点か
らクロックパルスＯＰの３周期間をＨ”とする信号とな
シ、リセット出力Ｅは第４図（ｆ）に示す様にセット出
力りの反転信号となる。つまシ、このフリップフロップ
回路６のセット出力りはパイフェーズマーク変調に於け
る同期信号期間を示し、リセット出力Ｅはデータ信号期
間を示していることになる。
を３回計数する毎に第４図（ｄ）に示す出力信号０を発
生する動作を繰シ返す。そして、第２カウンタ４から第
１回目の出力信号Ｃが発生されると、フリップフロップ
回路６がリセットされるために、そのセット出力りは第
４図（ｅ）に示す様にブロック同期信号Ａの発生時点か
らクロックパルスＯＰの３周期間をＨ”とする信号とな
シ、リセット出力Ｅは第４図（ｆ）に示す様にセット出
力りの反転信号となる。つまシ、このフリップフロップ
回路６のセット出力りはパイフェーズマーク変調に於け
る同期信号期間を示し、リセット出力Ｅはデータ信号期
間を示していることになる。
ここで、フリップフロップ回路６のセット出力りが“Ｈ
″となる同期信号期間に於いては、ナントゲート１４を
介して供給される出力信号Ｂ。
″となる同期信号期間に於いては、ナントゲート１４を
介して供給される出力信号Ｂ。
０がナントゲート１５に於いて第４図（ｇ）に示すよう
に出力信号Ｆとして選択的に取シ出される。
に出力信号Ｆとして選択的に取シ出される。
この場合、第１カウンタｌはインバータ２によって反転
されたクロックツぐルスＯＰをクロック入力として２カ
ウント出力を送出しているものであるために、この出力
信号Ｂはブロック同期信号Ａを基準とするとクロックツ
ぐルスＯＰの１．５パルス目に位置することになる。従
って、□第〜２論理回路１３の出力信号Ｆは、フリップ
フロップ回路６のセット出力りによって示される３ビツ
ト期間の中央部分と３ビツト目を表わす２個のノぐルス
となる。
されたクロックツぐルスＯＰをクロック入力として２カ
ウント出力を送出しているものであるために、この出力
信号Ｂはブロック同期信号Ａを基準とするとクロックツ
ぐルスＯＰの１．５パルス目に位置することになる。従
って、□第〜２論理回路１３の出力信号Ｆは、フリップ
フロップ回路６のセット出力りによって示される３ビツ
ト期間の中央部分と３ビツト目を表わす２個のノぐルス
となる。
次に、フリップフロップ回路６がリセットされてリセッ
ト出力信号Ｅが”Ｈ“に反転することによシ、データ信
号の送出期間になると、モノマルチバイブレータ回路７
，８のクリアが解除されて作動可能となる。そして、ク
ロックツぐルスＯＰが供給されると、モノマルチバイブ
レータ回路７はクロックパルスＯＰの立ち上シを検出す
る毎に第４図（ｈ）に示す立ち上シ位置ノぐルスＧを発
生し、またワンショットマルチバイア４ ｖ＝夕回路８
はクロックツぐルスＯＦの立ち下シを順次検出して第４
図（ｈ）に示す立ち下多位置パルスＨを発生する。
ト出力信号Ｅが”Ｈ“に反転することによシ、データ信
号の送出期間になると、モノマルチバイブレータ回路７
，８のクリアが解除されて作動可能となる。そして、ク
ロックツぐルスＯＰが供給されると、モノマルチバイブ
レータ回路７はクロックパルスＯＰの立ち上シを検出す
る毎に第４図（ｈ）に示す立ち上シ位置ノぐルスＧを発
生し、またワンショットマルチバイア４ ｖ＝夕回路８
はクロックツぐルスＯＦの立ち下シを順次検出して第４
図（ｈ）に示す立ち下多位置パルスＨを発生する。
次に、フリップフロップ回路６がリセット状態となる同
期信号の送出期間後にクロックツぞルスＯＰの１周期を
１ビツトとして同期する入力データ部が第４図（ｊ）に
示す様に供給されると、ナントゲート１２はこの入力デ
ータ■の”１”期間に於ける立ち下多位置パルスＧを選
択することによシ、第４図（ｋ）に示す出力信号Ｊとし
て第３論理回路に供給する。つまシ、この出力信号Ｊは
、入力データ■が”１″であることから、ノ々イ７エー
ズザーク変調に隙してビットの中央で出力信号の極性を
反転すべきことを示している。
期信号の送出期間後にクロックツぞルスＯＰの１周期を
１ビツトとして同期する入力データ部が第４図（ｊ）に
示す様に供給されると、ナントゲート１２はこの入力デ
ータ■の”１”期間に於ける立ち下多位置パルスＧを選
択することによシ、第４図（ｋ）に示す出力信号Ｊとし
て第３論理回路に供給する。つまシ、この出力信号Ｊは
、入力データ■が”１″であることから、ノ々イ７エー
ズザーク変調に隙してビットの中央で出力信号の極性を
反転すべきことを示している。
このようにして発生された立ち上シ位置ノξルスＧ、第
１．第２論理回路１１．１３の出力信号Ｊ、Ｆおよびブ
ロック同期信号Ａは、第３論理回路１６に於いて論理和
が求められることによシ、第４図（４に示す出力信号Ｋ
が発生される。
１．第２論理回路１１．１３の出力信号Ｊ、Ｆおよびブ
ロック同期信号Ａは、第３論理回路１６に於いて論理和
が求められることによシ、第４図（４に示す出力信号Ｋ
が発生される。
この出力信号には、フリップフロップ回路１９をトリガ
することによシ、第４図−）に示すように出力信号にの
発生毎に反転するパインニーズマーク変調信号Ｎが発生
される。この場合、ノクイフエーズマーク変調信号Ｎは
、その最初の３ビツト期間が同期信号部であって、第１
図（ａ）。
することによシ、第４図−）に示すように出力信号にの
発生毎に反転するパインニーズマーク変調信号Ｎが発生
される。この場合、ノクイフエーズマーク変調信号Ｎは
、その最初の３ビツト期間が同期信号部であって、第１
図（ａ）。
（ｂ）に於いて説明したように、そ、の中央としての１
．５ビツト部分に於いて反転する信号となる。
．５ビツト部分に於いて反転する信号となる。
そして、この同期信号部に続く部分がデータ部であって
、入力データＡが”０“の場合には第２図（、） 、
（ｂ）で示した様に、１ビツト期間単位に反転する信号
となシ、入力データＡが”１″の場合には第２図（Ｃ）
ｌ （ｄ）で示した様に、１ビツト期間の中央に於い
て反転する信号となる。
、入力データＡが”０“の場合には第２図（、） 、
（ｂ）で示した様に、１ビツト期間単位に反転する信号
となシ、入力データＡが”１″の場合には第２図（Ｃ）
ｌ （ｄ）で示した様に、１ビツト期間の中央に於い
て反転する信号となる。
このように構成された回路に於いては、マイクロプロセ
ッサ−等の複雑で高価な回路を用いることなく、簡単な
回路構成でパインニーズマーク変調を容易にかつ高速度
で確実に行なうことが出来る。また、本発明に於いては
、同期信号を同時処理にヨシ発生することが出来るとと
もに、入力データのピット周期以上のクロックパルスを
必要としないだめに、回路が簡略化される。
ッサ−等の複雑で高価な回路を用いることなく、簡単な
回路構成でパインニーズマーク変調を容易にかつ高速度
で確実に行なうことが出来る。また、本発明に於いては
、同期信号を同時処理にヨシ発生することが出来るとと
もに、入力データのピット周期以上のクロックパルスを
必要としないだめに、回路が簡略化される。
第１図（ａ） 、 （ｂ）および第２図（ａ）〜（ｄ）
はパイフェーズマーク変調を説明するだめの波形図、第
３図は本発明によるパイフェーズマーク変調回路の一実
施例を示す回路図、第４図（ａ）〜（ホ）は第３図に示
す回路の各部動作波形図である。 １．４・・・第１．第２カウンタ、２・・・インノ々−
タ、３，５・・・アンドゲート、６・・・第１フリップ
フロップ回路、１０・・・エツジ検出回路、１１゜１３
．１６・・・第１−第３論理回路、１９・・・第２７リ
ツプフロツプ回路。 、−一′
はパイフェーズマーク変調を説明するだめの波形図、第
３図は本発明によるパイフェーズマーク変調回路の一実
施例を示す回路図、第４図（ａ）〜（ホ）は第３図に示
す回路の各部動作波形図である。 １．４・・・第１．第２カウンタ、２・・・インノ々−
タ、３，５・・・アンドゲート、６・・・第１フリップ
フロップ回路、１０・・・エツジ検出回路、１１゜１３
．１６・・・第１−第３論理回路、１９・・・第２７リ
ツプフロツプ回路。 、−一′
Claims (1)
- （１）予め定められたブロック単位毎に発生されるブロ
ック同期信号の発生時点を基準としてクロックパルスの
立ち下シを２カウントすると出力を発生する第１カウン
タと、前記ブロック同期信号の発生時点を基準としてク
ロックツぐルスの立ち上シを３カウントすると出力を発
生する第２カウンタと、前記ブロック同期信号によシセ
ットされるとともに前記第２カウンタの出力信号によシ
リセットされる第１７リツプフロツプ回路と、前記第１
７リツプフロツプ回路のリセット期間に於いてのみ前記
クロックパルスの立ち上ル時点と立ち下９時点を検出し
て立ち上多位置パルスと立ち下９位置パルスを発生する
エツジ検出回路と、前記クロックパルスの１周期″ｆ：
１ビットとして供給される入力データと前記立ち下多位
置パルスとの一致を求める第１論理回路と、前記第１７
リツプフロツゾ回路のセット期間に発生される前記第１
．第２カウンタの出力信号を取り出す第２論理回路と、
前記第１．第２論理回路の出力信号と前記エツジ検出回
路の立ち上シ位置ノぞルスおよび前記ブロック同期信号
の論理和を求める第３論理回路とこの第３論理回路の出
力信号が供給される毎に出力を反転してパインニーズマ
ーク変調信号を送出する第２７リツプフロツゾ回路とを
備えたことｔｌ−特徴とするノ々イフエーズマーク変調
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014258A JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014258A JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140756A true JPS59140756A (ja) | 1984-08-13 |
| JPH0145789B2 JPH0145789B2 (ja) | 1989-10-04 |
Family
ID=11856060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014258A Granted JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140756A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
-
1983
- 1983-01-31 JP JP58014258A patent/JPS59140756A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145789B2 (ja) | 1989-10-04 |
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