JPH06150635A - デューティ検出回路 - Google Patents
デューティ検出回路Info
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- JPH06150635A JPH06150635A JP4299626A JP29962692A JPH06150635A JP H06150635 A JPH06150635 A JP H06150635A JP 4299626 A JP4299626 A JP 4299626A JP 29962692 A JP29962692 A JP 29962692A JP H06150635 A JPH06150635 A JP H06150635A
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- JP
- Japan
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- circuit
- clock
- counter
- signal
- duty
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/32—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier
- G11B27/322—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier used signal is digitally coded
- G11B27/324—Duty cycle modulation of control pulses, e.g. VHS-CTL-coding systems, RAPID-time code, VASS- or VISS-cue signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
- G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】 （修正有）
【目的】高速のクロックで動作できるカウンタ回路のビ
ット数を増加させずに回路の規模を抑制可能な廉価なデ
ューティ検出回路を提供する。 【構成】入力信号のデューティを検出する回路におい
て、カウンタ回路２のカウント値を入力信号の周期でリ
セットすると共に、予め設定されたカウンタ回路の複数
のカウントパターンに対する実カウント値を比較して入
力信号の周期を判別する周期判別手段（シーケンサ１
と、パターン検出回路７に相当）と、この判別結果によ
り前記クロックの周波数を選択するクロック選択手段
（Ｒ−Ｓフリップフロップ８，９、アンドゲート１２，
１６、ナンドゲート１３、オアゲート１４，１５、アッ
プダウンカウンタ１１、セレクタ１０に相当）とを具備
した。
ット数を増加させずに回路の規模を抑制可能な廉価なデ
ューティ検出回路を提供する。 【構成】入力信号のデューティを検出する回路におい
て、カウンタ回路２のカウント値を入力信号の周期でリ
セットすると共に、予め設定されたカウンタ回路の複数
のカウントパターンに対する実カウント値を比較して入
力信号の周期を判別する周期判別手段（シーケンサ１
と、パターン検出回路７に相当）と、この判別結果によ
り前記クロックの周波数を選択するクロック選択手段
（Ｒ−Ｓフリップフロップ８，９、アンドゲート１２，
１６、ナンドゲート１３、オアゲート１４，１５、アッ
プダウンカウンタ１１、セレクタ１０に相当）とを具備
した。
Description
【０００１】
【産業上の利用分野】本発明はビデオテープレコーダ
（ＶＴＲ）等の磁気テープに記録されるコントロール信
号のデューティを検出するデューディ検出回路に関す
る。
（ＶＴＲ）等の磁気テープに記録されるコントロール信
号のデューティを検出するデューディ検出回路に関す
る。
【０００２】
【従来の技術】従来から家庭用ＶＴＲのＶＨＳ方式のフ
ォーマットでは、磁気テープ（以降単にテープと称す
る）に記録するコントロール信号のデューディを変化さ
せることで、頭出信号（ＶＩＳＳ）やアドレス信号（Ｖ
ＡＳＳ）を前記テープ上に記録するコントロールコーデ
ィング方式が採られている。この方式は記録時のコント
ロール信号に６０％（±５％）と２７．５％（±２．５
％）の２種類のデューディを用い、且つ所定のフォーマ
ットに従ってコントロール信号に変調をかけるものであ
る。従って、再生側は前記コントロール信号のデューテ
ィを検出することで、ＶＩＳＳ及びＶＡＳＳの識別を行
う。
ォーマットでは、磁気テープ（以降単にテープと称す
る）に記録するコントロール信号のデューディを変化さ
せることで、頭出信号（ＶＩＳＳ）やアドレス信号（Ｖ
ＡＳＳ）を前記テープ上に記録するコントロールコーデ
ィング方式が採られている。この方式は記録時のコント
ロール信号に６０％（±５％）と２７．５％（±２．５
％）の２種類のデューディを用い、且つ所定のフォーマ
ットに従ってコントロール信号に変調をかけるものであ
る。従って、再生側は前記コントロール信号のデューテ
ィを検出することで、ＶＩＳＳ及びＶＡＳＳの識別を行
う。
【０００３】そこで、再生コントロール信号のデューテ
ィを検出する方法としては、所定のクロックに基づいて
前記コントロール信号が例えばハイレベルである時間を
カウントし、このカウント値と閾値とを比較して検出す
ることが行われている。この場合、前記閾値を予め設定
した固定値とすると、前記再生コントロール信号の周波
数が変化した場合に対応できないため、再生コントロー
ル信号の周波数に応じて前記閾値を変化させる方法が採
られている。
ィを検出する方法としては、所定のクロックに基づいて
前記コントロール信号が例えばハイレベルである時間を
カウントし、このカウント値と閾値とを比較して検出す
ることが行われている。この場合、前記閾値を予め設定
した固定値とすると、前記再生コントロール信号の周波
数が変化した場合に対応できないため、再生コントロー
ル信号の周波数に応じて前記閾値を変化させる方法が採
られている。
【０００４】図４は上記したコントロール信号のデュー
ティを判別するデューティ判別回路の従来例を示したブ
ロック図であり、図５はこのデューティ判別回路の動作
を説明するタイムチャートである。１はシーケンサで、
再生コントロール信号１００と基準クロック５０に基づ
いてカウンタラッチ信号２００とカウンタリセット信号
３００及びサンプリングパルス４００を発生する回路で
ある。２は基準クロック５０をアップカウントするカウ
ンタ回路で、前記カウンタリセット信号３００によって
リセットされる。３は前記カウンタ回路２のカウント値
を前記カウンタラッチ信号３００の入力タイミングでラ
ッチするラッチ回路、４は前記カウンタ回路２の（ｎ＋
１）ビットの出力を１／２にしてその値をＡとする除算
回路、５は前記ラッチ回路３の出力Ｂと前記除算回路４
の出力Ａとの大小を比較し、Ａ＞Ｂであった場合にハイ
レベルの信号をＤフリップフロップ６に出力する大小比
較回路、７は前記大小比較回路４の比較結果をデータ端
子Ｄの入力とし、前記サンプリングパルス４００をクロ
ック端子ＣＫの入力として前記サンプリングパルス４０
０の入力時点における前記大小比較回路４の比較結果を
デューティ検出信号として出力するＤフリップフロップ
である。
ティを判別するデューティ判別回路の従来例を示したブ
ロック図であり、図５はこのデューティ判別回路の動作
を説明するタイムチャートである。１はシーケンサで、
再生コントロール信号１００と基準クロック５０に基づ
いてカウンタラッチ信号２００とカウンタリセット信号
３００及びサンプリングパルス４００を発生する回路で
ある。２は基準クロック５０をアップカウントするカウ
ンタ回路で、前記カウンタリセット信号３００によって
リセットされる。３は前記カウンタ回路２のカウント値
を前記カウンタラッチ信号３００の入力タイミングでラ
ッチするラッチ回路、４は前記カウンタ回路２の（ｎ＋
１）ビットの出力を１／２にしてその値をＡとする除算
回路、５は前記ラッチ回路３の出力Ｂと前記除算回路４
の出力Ａとの大小を比較し、Ａ＞Ｂであった場合にハイ
レベルの信号をＤフリップフロップ６に出力する大小比
較回路、７は前記大小比較回路４の比較結果をデータ端
子Ｄの入力とし、前記サンプリングパルス４００をクロ
ック端子ＣＫの入力として前記サンプリングパルス４０
０の入力時点における前記大小比較回路４の比較結果を
デューティ検出信号として出力するＤフリップフロップ
である。
【０００５】シーケンサ１は図５（Ｂ）に示す再生コン
トロール信号１００からカウンタラッチ信号２００とカ
ウンタリセット信号３００及びサンプリングパルス４０
０を作成して出力する。カウンタ回路２はシーケンサ１
から出力される図５（Ｃ）に示すようなカウントリセッ
ト信号３００の立上がりで０にリセットされた後、基準
クロック５０のカウントを開始し、そのカウント値は図
５（Ａ）に示す如く増加する。その後、図５（Ｄ）に示
す如くシーケンサ１からカウンタラッチ信号２００が出
力されると、ラッチ回路３はカウンタ回路２のその時点
のカウント値をラッチして、この値をＢ（図５（Ｆ）を
参照）とし、大小比較回路５に送る。一方、除算回路４
は常時、カウンタ回路２のカウント値を１／２して大小
比較回路５に送っており、カウンタラッチ信号２００が
出力されたときに除算回路４の出力の方が小さければ、
そのタイミングで大小比較回路５の出力がローレベルに
なる。カウンタ回路２のカウントが進んでいってカウン
タリセットパルス３００が発生されるまでに、除算回路
４の出力の方が大きくなれば、そのタイミングで大小比
較回路５の出力がハイレベルになり、除算回路４の出力
の方が小さいままでは大小比較回路５の出力はローレベ
ルのままである。大小比較回路の比較結果は、サンプリ
ングパルス４００の出力タイミングでＤフリップフロッ
プ６に移される。したがって、コントロール信号のデュ
ーディが５０％以上の場合はＤフリップフロップ６のＱ
出力がローレベル（論理値“０”）となり、５０％以下
の場合はＤフリップフロップ６のＱ出力がハイレベル
（論理値“１”）となって、図５（Ｈ）に示す如くデュ
ーティ検出信号５００が出力される。
トロール信号１００からカウンタラッチ信号２００とカ
ウンタリセット信号３００及びサンプリングパルス４０
０を作成して出力する。カウンタ回路２はシーケンサ１
から出力される図５（Ｃ）に示すようなカウントリセッ
ト信号３００の立上がりで０にリセットされた後、基準
クロック５０のカウントを開始し、そのカウント値は図
５（Ａ）に示す如く増加する。その後、図５（Ｄ）に示
す如くシーケンサ１からカウンタラッチ信号２００が出
力されると、ラッチ回路３はカウンタ回路２のその時点
のカウント値をラッチして、この値をＢ（図５（Ｆ）を
参照）とし、大小比較回路５に送る。一方、除算回路４
は常時、カウンタ回路２のカウント値を１／２して大小
比較回路５に送っており、カウンタラッチ信号２００が
出力されたときに除算回路４の出力の方が小さければ、
そのタイミングで大小比較回路５の出力がローレベルに
なる。カウンタ回路２のカウントが進んでいってカウン
タリセットパルス３００が発生されるまでに、除算回路
４の出力の方が大きくなれば、そのタイミングで大小比
較回路５の出力がハイレベルになり、除算回路４の出力
の方が小さいままでは大小比較回路５の出力はローレベ
ルのままである。大小比較回路の比較結果は、サンプリ
ングパルス４００の出力タイミングでＤフリップフロッ
プ６に移される。したがって、コントロール信号のデュ
ーディが５０％以上の場合はＤフリップフロップ６のＱ
出力がローレベル（論理値“０”）となり、５０％以下
の場合はＤフリップフロップ６のＱ出力がハイレベル
（論理値“１”）となって、図５（Ｈ）に示す如くデュ
ーティ検出信号５００が出力される。
【０００６】ところで、近年のＶＴＲは使い勝手の向上
を目的として早送り／巻き戻しの速度を高速化する趨勢
にあり、このため再生されるコントロール信号１００の
周波数範囲は広がる一方である。従って、上記したデュ
ーティ検出回路ではこれに対応するために、検出精度維
持のための基準クロック５０の高速化と、これに伴うカ
ウンタ回路２のカウントビット数の増加を行わなければ
ならないという必要に迫られている。例えば、３００倍
速の早送り／巻き戻しに対応するためには、検出精度と
して２％を設定すると、コントロール信号の周波数は３
０Ｈz ×３００倍＝９ＫＨz になり、この場合の基準ク
ロックの周波数は９ＫＨz ／０．０２＝４５０ＫＨz に
なる。この周波数のクロックで通常時の３０Ｈz のコン
トロール信号に対応するためのカウンタ回路２のビット
数は、４５０ＫＨz ／３０Ｈz ＝１５０００、即ち１４
ビット（＝１６３８４）になる。このことは、デューテ
ィ検出回路の回路規模の増加につながって回路のコスト
アップ要因となる不具合を招来する。
を目的として早送り／巻き戻しの速度を高速化する趨勢
にあり、このため再生されるコントロール信号１００の
周波数範囲は広がる一方である。従って、上記したデュ
ーティ検出回路ではこれに対応するために、検出精度維
持のための基準クロック５０の高速化と、これに伴うカ
ウンタ回路２のカウントビット数の増加を行わなければ
ならないという必要に迫られている。例えば、３００倍
速の早送り／巻き戻しに対応するためには、検出精度と
して２％を設定すると、コントロール信号の周波数は３
０Ｈz ×３００倍＝９ＫＨz になり、この場合の基準ク
ロックの周波数は９ＫＨz ／０．０２＝４５０ＫＨz に
なる。この周波数のクロックで通常時の３０Ｈz のコン
トロール信号に対応するためのカウンタ回路２のビット
数は、４５０ＫＨz ／３０Ｈz ＝１５０００、即ち１４
ビット（＝１６３８４）になる。このことは、デューテ
ィ検出回路の回路規模の増加につながって回路のコスト
アップ要因となる不具合を招来する。
【０００７】
【発明が解決しようとする課題】上記のように再生コン
トロール信号のハイレベルになっている時間をクロック
でカウントし、そのカウント値を前記コントロール信号
の周波数に応じて変化する閾値と比較して前記再生コン
トロール信号のデューティを検出する従来のデューティ
検出回路では、コントロール信号の周波数の広範囲化に
より、前記クロックとして高速のものを使用しなければ
ならず、これによりビット数の大きいカウンタを用いる
必要が生じ、回路規模が増大して回路のコストが高くな
るという欠点があった。
トロール信号のハイレベルになっている時間をクロック
でカウントし、そのカウント値を前記コントロール信号
の周波数に応じて変化する閾値と比較して前記再生コン
トロール信号のデューティを検出する従来のデューティ
検出回路では、コントロール信号の周波数の広範囲化に
より、前記クロックとして高速のものを使用しなければ
ならず、これによりビット数の大きいカウンタを用いる
必要が生じ、回路規模が増大して回路のコストが高くな
るという欠点があった。
【０００８】そこで本発明は上記の欠点を除去するもの
で、コントロール信号の広範囲化に対処するために高速
のクロックを用いても、このクロックをカウントするカ
ウンタ回路のビット数を増加させずに回路の規模を抑制
することができる廉価なデューティ検出回路を提供する
ことを目的としている。
で、コントロール信号の広範囲化に対処するために高速
のクロックを用いても、このクロックをカウントするカ
ウンタ回路のビット数を増加させずに回路の規模を抑制
することができる廉価なデューティ検出回路を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明は入力信号の所定
の一定周期で発生する基準レベル変化点とこのレベル変
換点からレベル復帰点までの時間をクロックでカウンタ
回路でカウントし、そのカウント値を閾値と比較して前
記入力信号のデューティを検出するデューティ検出回路
において、前記カウンタ回路のカウント値を前記入力信
号の周期でリセットすると共に、予め設定された前記カ
ウンタ回路の複数のカウントパターンに対する実カウン
ト値を比較して前記入力信号の周期を判別する周期判別
手段と、この周期判別手段の判別結果により前記クロッ
クの周波数を選択するクロック選択手段とを具備した構
成を有する。
の一定周期で発生する基準レベル変化点とこのレベル変
換点からレベル復帰点までの時間をクロックでカウンタ
回路でカウントし、そのカウント値を閾値と比較して前
記入力信号のデューティを検出するデューティ検出回路
において、前記カウンタ回路のカウント値を前記入力信
号の周期でリセットすると共に、予め設定された前記カ
ウンタ回路の複数のカウントパターンに対する実カウン
ト値を比較して前記入力信号の周期を判別する周期判別
手段と、この周期判別手段の判別結果により前記クロッ
クの周波数を選択するクロック選択手段とを具備した構
成を有する。
【００１０】
【作用】本発明のデューティ検出回路において、周期判
別手段は入力信号の周期を判別する。クロック選択手段
は前記周期判別手段の判別結果によりクロックの周波数
を選択する。
別手段は入力信号の周期を判別する。クロック選択手段
は前記周期判別手段の判別結果によりクロックの周波数
を選択する。
【００１１】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のデューティ検出回路の一実施例
を示したブロック図である。１はシーケンサで、再生コ
ントロール信号１００と基準クロック５０に基づいてカ
ウンタラッチ信号２００とカウンタリセット信号３００
及びサンプリングパルス４００を発生する回路である。
２は基準クロック５０をアップカウントするカウンタ回
路で、前記カウンタリセット信号３００によってリセッ
トされる。３は前記カウンタ回路２のカウント値を前記
カウンタラッチ信号３００の入力タイミングでラッチす
るラッチ回路で、４は前記カウンタ回路２の（ｎ＋１）
ビットの出力を１／２にしてその値をＡとする除算回
路、５は前記ラッチ回路３の出力Ｂと前記除算回路４の
出力Ａとの大小を比較し、Ａ＞Ｂであった場合にハイレ
ベルの信号をＤフリップフロップ６に出力する大小比較
回路、６は前記大小比較回路４の比較結果を端子Ｄの入
力とし、前記サンプリングパルス４００をクロック端子
ＣＫの入力として前記サンプリングパルス４００の入力
時点における前記大小比較回路５の比較結果をデューテ
ィ検出信号５００として出力するＤフリップフロップ、
７はカウンタ回路２のフルカウント値の１２．５％の点
をパターン０として検出し、５０％の点をパターン１と
して検出するパターン検出回路、８、９は前記パターン
検出回路７の検出パターン結果によってセットされ、カ
ウンタリセット信号３００によりリセットされるＲーＳ
フリップフロップ、１０は周波数が異なるクロックｆ1
〜クロックｆ4 のいづれか１つをアップダウンカウンタ
１１の出力信号によって選択して基準クロック５０とす
るセレクタで、アップダウンカウンタ１１の出力が両方
０の時最大周波数のｆ1 を、前記カウンタ１１の出力が
両方１の時最小周波数のクロックｆ4 を選択する。但
し、ｆ1 ＞ｆ2 ＞ｆ3 ＞ｆ4 である。１１はＲーＳフリ
ップフロップ９の出力信号によってサンプリングパルス
４００をアップ又はダウンカウントする２ビットのアッ
プダウンカウンタ、１２はサンプリング信号４００をア
ップダウンカウンタ１０に供給するか否かをクロックゲ
ート信号６００によって制御するアンドゲート、１３は
ナンドゲート、１４、１５はオアゲート、１６はアンド
ゲートで、これらゲート１３〜１６はアップダウンカウ
ンタ１０の出力信号Ｑ0 、Ｑ1 とＲ−Ｓフリップフロッ
プ８、９の出力信号に基づいて、前記クロックゲート信
号６００を作成する。
明する。図１は本発明のデューティ検出回路の一実施例
を示したブロック図である。１はシーケンサで、再生コ
ントロール信号１００と基準クロック５０に基づいてカ
ウンタラッチ信号２００とカウンタリセット信号３００
及びサンプリングパルス４００を発生する回路である。
２は基準クロック５０をアップカウントするカウンタ回
路で、前記カウンタリセット信号３００によってリセッ
トされる。３は前記カウンタ回路２のカウント値を前記
カウンタラッチ信号３００の入力タイミングでラッチす
るラッチ回路で、４は前記カウンタ回路２の（ｎ＋１）
ビットの出力を１／２にしてその値をＡとする除算回
路、５は前記ラッチ回路３の出力Ｂと前記除算回路４の
出力Ａとの大小を比較し、Ａ＞Ｂであった場合にハイレ
ベルの信号をＤフリップフロップ６に出力する大小比較
回路、６は前記大小比較回路４の比較結果を端子Ｄの入
力とし、前記サンプリングパルス４００をクロック端子
ＣＫの入力として前記サンプリングパルス４００の入力
時点における前記大小比較回路５の比較結果をデューテ
ィ検出信号５００として出力するＤフリップフロップ、
７はカウンタ回路２のフルカウント値の１２．５％の点
をパターン０として検出し、５０％の点をパターン１と
して検出するパターン検出回路、８、９は前記パターン
検出回路７の検出パターン結果によってセットされ、カ
ウンタリセット信号３００によりリセットされるＲーＳ
フリップフロップ、１０は周波数が異なるクロックｆ1
〜クロックｆ4 のいづれか１つをアップダウンカウンタ
１１の出力信号によって選択して基準クロック５０とす
るセレクタで、アップダウンカウンタ１１の出力が両方
０の時最大周波数のｆ1 を、前記カウンタ１１の出力が
両方１の時最小周波数のクロックｆ4 を選択する。但
し、ｆ1 ＞ｆ2 ＞ｆ3 ＞ｆ4 である。１１はＲーＳフリ
ップフロップ９の出力信号によってサンプリングパルス
４００をアップ又はダウンカウントする２ビットのアッ
プダウンカウンタ、１２はサンプリング信号４００をア
ップダウンカウンタ１０に供給するか否かをクロックゲ
ート信号６００によって制御するアンドゲート、１３は
ナンドゲート、１４、１５はオアゲート、１６はアンド
ゲートで、これらゲート１３〜１６はアップダウンカウ
ンタ１０の出力信号Ｑ0 、Ｑ1 とＲ−Ｓフリップフロッ
プ８、９の出力信号に基づいて、前記クロックゲート信
号６００を作成する。
【００１２】次に本実施例の動作について説明する。カ
ウンタ回路２、ラッチ回路３、除算回路４及び大小比較
回路５の動作は従来例のところで述べたものと同一の動
作を行うが、本例では、パターン検出回路７がカウンタ
検出回路２のカウント値から前述したパターン０又はパ
ターン１を検出して、その検出結果をＲ−Ｓフリップフ
ロップ８、９のセット入力端子Ｓに出力するようになっ
ている。即ち、Ｒ−Ｓフリップフロップ８は再生コント
ロール信号１００の周期がカウンタ回路２のカウント周
期の１２．５％以上ある場合に、“１”にセットされ
る。同様にＲ−Ｓフリップフロップ９は再生コントロー
ル信号１００の周期がカウンタ回路２の５０％以上ある
場合に“１”にセットされ、この状態は図２の左から
２、３行目に一覧として示してある。ここで、２ビット
のアップダウンカウンタ１１がアップカウント動作を行
うのは図２に示した表の左から第１列目に示してある状
態１〜３の時であり、逆にダウンカウント動作を行うの
は状態７〜９の時である。又、状態４〜６の時は図１に
示したクロックゲート信号６００がローレベルになっ
て、アップダウンカウンタ１１にサンプリングパルス４
００、即ちカウンタ１１にクロックが供給されなくなる
状態の時である。
ウンタ回路２、ラッチ回路３、除算回路４及び大小比較
回路５の動作は従来例のところで述べたものと同一の動
作を行うが、本例では、パターン検出回路７がカウンタ
検出回路２のカウント値から前述したパターン０又はパ
ターン１を検出して、その検出結果をＲ−Ｓフリップフ
ロップ８、９のセット入力端子Ｓに出力するようになっ
ている。即ち、Ｒ−Ｓフリップフロップ８は再生コント
ロール信号１００の周期がカウンタ回路２のカウント周
期の１２．５％以上ある場合に、“１”にセットされ
る。同様にＲ−Ｓフリップフロップ９は再生コントロー
ル信号１００の周期がカウンタ回路２の５０％以上ある
場合に“１”にセットされ、この状態は図２の左から
２、３行目に一覧として示してある。ここで、２ビット
のアップダウンカウンタ１１がアップカウント動作を行
うのは図２に示した表の左から第１列目に示してある状
態１〜３の時であり、逆にダウンカウント動作を行うの
は状態７〜９の時である。又、状態４〜６の時は図１に
示したクロックゲート信号６００がローレベルになっ
て、アップダウンカウンタ１１にサンプリングパルス４
００、即ちカウンタ１１にクロックが供給されなくなる
状態の時である。
【００１３】次に、クロックゲート信号６００を作成す
る動作について説明する。ナンドゲート１３、オアゲー
ト１４の両方の出力が“１”である時、オアゲート１５
の出力はパターン０が“０”か、又はパターン１が
“１”のいずれかの状態になった時、“１”となり、こ
れがアンドゲート１６を通過してクロックゲート信号６
００となる。このクロックゲート信号６００が“１”の
時、アンドゲート１２が開いて、サンプリングパルス４
００がクロックとしてアップダウンカウンタ１１に供給
される。しかし、アップダウンカウンタ１１の出力
Ｑ0 、Ｑ1 が両方とも“１”でパターン１が“１”とな
った時、アンドゲート１３の出力が“０”となってアン
ドゲート１６を閉じて、クロックゲート信号６００の通
過を阻止することにより、アンドゲート１２が閉じられ
る。これにより、サンプリングパルス４００がこれ以上
アップダウンカウンタ１１に供給されず、これ以上のカ
ウント動作が停止される。これにより、既に最も周波数
の低いクロックｆ4 が選ばれているにも拘らず、アップ
ダウンカウンタ１１が更に動作してしまうことを阻止す
ることができる。同様に、オアゲート１４はアップダウ
ンカウンタ１１の出力Ｑ0 、Ｑ1 が両方とも０で既に最
も高い周波数ｆ1 が選択されているにも拘らず、更にこ
れ以上アップダウンカウンタ１１が動作してしまうこと
を阻止するためのゲートである。
る動作について説明する。ナンドゲート１３、オアゲー
ト１４の両方の出力が“１”である時、オアゲート１５
の出力はパターン０が“０”か、又はパターン１が
“１”のいずれかの状態になった時、“１”となり、こ
れがアンドゲート１６を通過してクロックゲート信号６
００となる。このクロックゲート信号６００が“１”の
時、アンドゲート１２が開いて、サンプリングパルス４
００がクロックとしてアップダウンカウンタ１１に供給
される。しかし、アップダウンカウンタ１１の出力
Ｑ0 、Ｑ1 が両方とも“１”でパターン１が“１”とな
った時、アンドゲート１３の出力が“０”となってアン
ドゲート１６を閉じて、クロックゲート信号６００の通
過を阻止することにより、アンドゲート１２が閉じられ
る。これにより、サンプリングパルス４００がこれ以上
アップダウンカウンタ１１に供給されず、これ以上のカ
ウント動作が停止される。これにより、既に最も周波数
の低いクロックｆ4 が選ばれているにも拘らず、アップ
ダウンカウンタ１１が更に動作してしまうことを阻止す
ることができる。同様に、オアゲート１４はアップダウ
ンカウンタ１１の出力Ｑ0 、Ｑ1 が両方とも０で既に最
も高い周波数ｆ1 が選択されているにも拘らず、更にこ
れ以上アップダウンカウンタ１１が動作してしまうこと
を阻止するためのゲートである。
【００１４】ここで、図２に示したデューティ検出回路
の論理表はパターン検出回路７のパターン検出状態、即
ち状態１〜状態９に対してアップダウンカウンタ１１の
出力Ｑ0 、Ｑ1 の状態と、その時のカウント方向及びそ
の時にセレクタ１０で選択されるクロックの種類を一覧
としたものである。例えば、状態１の時のパターン検出
回路７はパターン０として“１”をパターン１として
“１”を検出する。これにより、アップダウンカウンタ
１１はサンプリング信号４００をアップカウントして、
その出力Ｑ0 ，Ｑ1 を“０”、“０”から“１”、
“０”に変える。アップダウンカウンタ１１の出力
Ｑ0 ，Ｑ1 が“０”、“０”の状態では、セレクタ１０
によってクロックｆ1 が基準クロック５０として選択さ
れており、出力Ｑ0，Ｑ1 の“１”、“０”への移行に
より、クロックｆ2 が基準クロック５０として選択され
てシーケンサ１とカウンタ回路２に供給する。尚、この
時クロックゲート信号６００は“１”となっており、ゲ
ート１２を介してサンプリングクロック４００がアップ
ダウンカウンタ１１に供給されている。以下同様で、本
例では現在の基準クロック５０に対する再生コントロー
ル信号１００の周期をパターン１及びパターン２の２つ
の出力信号で評価し、前記再生コントロール信号の周期
に適した周波数の基準信号をセレクタ１０により選択し
て供給する動作が図２に示した論理表に基づいて行われ
る。
の論理表はパターン検出回路７のパターン検出状態、即
ち状態１〜状態９に対してアップダウンカウンタ１１の
出力Ｑ0 、Ｑ1 の状態と、その時のカウント方向及びそ
の時にセレクタ１０で選択されるクロックの種類を一覧
としたものである。例えば、状態１の時のパターン検出
回路７はパターン０として“１”をパターン１として
“１”を検出する。これにより、アップダウンカウンタ
１１はサンプリング信号４００をアップカウントして、
その出力Ｑ0 ，Ｑ1 を“０”、“０”から“１”、
“０”に変える。アップダウンカウンタ１１の出力
Ｑ0 ，Ｑ1 が“０”、“０”の状態では、セレクタ１０
によってクロックｆ1 が基準クロック５０として選択さ
れており、出力Ｑ0，Ｑ1 の“１”、“０”への移行に
より、クロックｆ2 が基準クロック５０として選択され
てシーケンサ１とカウンタ回路２に供給する。尚、この
時クロックゲート信号６００は“１”となっており、ゲ
ート１２を介してサンプリングクロック４００がアップ
ダウンカウンタ１１に供給されている。以下同様で、本
例では現在の基準クロック５０に対する再生コントロー
ル信号１００の周期をパターン１及びパターン２の２つ
の出力信号で評価し、前記再生コントロール信号の周期
に適した周波数の基準信号をセレクタ１０により選択し
て供給する動作が図２に示した論理表に基づいて行われ
る。
【００１５】ところで、パターン０及びパターン１の設
定値とクロックｆ1 〜ｆ4 の周波数設定値は入力信号の
周波数範囲に合わせて適切に設定することが必要である
が、これといった特別な値に限定されるものではない。
ここで本例で３００倍速の早送り／巻き戻しに対応する
場合について述べる。まず、クロックｆ1 を前述と同様
に４００ＫＨｚとし、クロックｆ2 〜ｆ4 の関係をｆｎ
＋１＝ｆｎ／４但しｎ＝１、２、３とする。このクロッ
クで３０Ｈｚのコントロール信号１００に対応するため
のカウンタ回路２のビット数はｆ4 ／３０Ｈｚ＝４５０
ＫＨｚ／６４×３０Ｈｚ＝２３４となる。即ち、カウン
タ回路２のビット数は８ビットに設定すればよい。この
条件で、クロック切替点（上記１２．５％点及び５０％
点）の対応倍速数をまとめた表が図３に示した表であ
る。この第３図の表から明らかなように前記クロック切
り替え点における倍速数は各クロック間でオバーラップ
しており、クロックの切り替え動作が旨く働いているこ
とが分かる。
定値とクロックｆ1 〜ｆ4 の周波数設定値は入力信号の
周波数範囲に合わせて適切に設定することが必要である
が、これといった特別な値に限定されるものではない。
ここで本例で３００倍速の早送り／巻き戻しに対応する
場合について述べる。まず、クロックｆ1 を前述と同様
に４００ＫＨｚとし、クロックｆ2 〜ｆ4 の関係をｆｎ
＋１＝ｆｎ／４但しｎ＝１、２、３とする。このクロッ
クで３０Ｈｚのコントロール信号１００に対応するため
のカウンタ回路２のビット数はｆ4 ／３０Ｈｚ＝４５０
ＫＨｚ／６４×３０Ｈｚ＝２３４となる。即ち、カウン
タ回路２のビット数は８ビットに設定すればよい。この
条件で、クロック切替点（上記１２．５％点及び５０％
点）の対応倍速数をまとめた表が図３に示した表であ
る。この第３図の表から明らかなように前記クロック切
り替え点における倍速数は各クロック間でオバーラップ
しており、クロックの切り替え動作が旨く働いているこ
とが分かる。
【００１６】本実施例によれば、入力される再生コント
ロール信号の周波数に応じて基準クロックの周波数をｆ
1 〜ｆ4 の４段階に切り替えて供給することにより、カ
ウンタ回路２の必要とされるビット数は３００倍速の早
送り／巻き戻しに対して８ビットで済ますことができ、
このカウンタ回路２の回路規模を小さく抑えることがで
きると共に、且つ前記再生コントロール信号の周波数範
囲を拡大して、早送り／巻き戻し動作の高速化に対応す
ることができる。
ロール信号の周波数に応じて基準クロックの周波数をｆ
1 〜ｆ4 の４段階に切り替えて供給することにより、カ
ウンタ回路２の必要とされるビット数は３００倍速の早
送り／巻き戻しに対して８ビットで済ますことができ、
このカウンタ回路２の回路規模を小さく抑えることがで
きると共に、且つ前記再生コントロール信号の周波数範
囲を拡大して、早送り／巻き戻し動作の高速化に対応す
ることができる。
【００１７】
【発明の効果】以上記述した如く本発明のデューティ検
出回路によれば、コントロール信号の広範囲化に対処す
るために高速のクロックを用いても、このクロックをカ
ウントするカウンタ回路のビット数を増加させずに回路
の規模を抑制して、回路を廉価にすることができる。
出回路によれば、コントロール信号の広範囲化に対処す
るために高速のクロックを用いても、このクロックをカ
ウントするカウンタ回路のビット数を増加させずに回路
の規模を抑制して、回路を廉価にすることができる。
【図１】本発明のデューティ検出回路の一実施例を示し
たブロック図。
たブロック図。
【図２】図１に示したデューティ検出回路の動作を説明
する論理図。
する論理図。
【図３】図１に示したデューティ検出回路における基準
クロックの切替点と対応倍速数との関係を示した図。
クロックの切替点と対応倍速数との関係を示した図。
【図４】従来のデューティ検出回路の一例を示したブロ
ック図。
ック図。
【図５】図４に示したデューティ検出回路の動作を説明
するタイムチャート。
するタイムチャート。
１…シーケンサ ２…カウンタ回路 ３…ラッチ回路 ４…除算回路 ５…大小比較回路 ６…Ｄフリップフロ
ップ ７…パターン検出回路 ８、９…Ｒ−Ｓフリ
ップフロップ １０…セレクタ １１…アップダウン
カウンタ １２、１６…アンドゲート １３…ナンドゲート １４、１５…オアゲート
ップ ７…パターン検出回路 ８、９…Ｒ−Ｓフリ
ップフロップ １０…セレクタ １１…アップダウン
カウンタ １２、１６…アンドゲート １３…ナンドゲート １４、１５…オアゲート
Claims (1)
- 【請求項１】入力信号の所定の一定周期で発生する基準
レベル変化点とこのレベル変換点からレベル復帰点まで
の時間をクロックでカウンタ回路でカウントし、そのカ
ウント値を閾値と比較して前記入力信号のデューティを
検出するデューティ検出回路において、 前記カウンタ回路のカウント値を前記入力信号の周期で
リセットすると共に、予め設定された前記カウンタ回路
の複数のカウントパターンに対する実カウント値を比較
して前記入力信号の周期を判別する周期判別手段と、 この周期判別手段の判別結果により前記クロックの周波
数を選択するクロック選択手段とを具備したことを特徴
とするデューティ検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29962692A JP3333248B2 (ja) | 1992-11-10 | 1992-11-10 | デューティ検出回路 |
| EP93308992A EP0600624A1 (en) | 1992-11-10 | 1993-11-10 | Duty discrimination circuit |
| KR1019930023779A KR970005992B1 (ko) | 1992-11-10 | 1993-11-10 | 듀티 검출 회로 |
| US08/149,822 US5424668A (en) | 1992-11-10 | 1993-11-10 | Pulse duty ratio descrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29962692A JP3333248B2 (ja) | 1992-11-10 | 1992-11-10 | デューティ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150635A true JPH06150635A (ja) | 1994-05-31 |
| JP3333248B2 JP3333248B2 (ja) | 2002-10-15 |
Family
ID=17875040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29962692A Expired - Fee Related JP3333248B2 (ja) | 1992-11-10 | 1992-11-10 | デューティ検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5424668A (ja) |
| EP (1) | EP0600624A1 (ja) |
| JP (1) | JP3333248B2 (ja) |
| KR (1) | KR970005992B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456134B2 (en) | 2000-04-06 | 2002-09-24 | Nec Corporation | Duty cycle discriminating circuit having variable threshold point |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2959372B2 (ja) * | 1993-12-03 | 1999-10-06 | 日本電気株式会社 | クロック生成回路 |
| JP3465433B2 (ja) * | 1995-09-05 | 2003-11-10 | 三菱電機株式会社 | Ｍｒヘッドのディスク接触検出回路 |
| US5952863A (en) * | 1996-12-09 | 1999-09-14 | Texas Instruments Incorporated | Circuit and method for generating non-overlapping clock signals for an integrated circuit |
| DE10345241A1 (de) * | 2003-09-29 | 2005-04-28 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Digitalisierung eines pulsweitenmodulierten Signals |
| US8006114B2 (en) * | 2007-03-09 | 2011-08-23 | Analog Devices, Inc. | Software programmable timing architecture |
| US9425781B2 (en) | 2013-03-29 | 2016-08-23 | Stmicroelectronics International N.V. | Syncless unit interval variation tolerant PWM receiver circuit, system and method |
| CN109286389B (zh) * | 2018-11-30 | 2023-10-27 | 成都嘉纳海威科技有限责任公司 | 一种用于突发模式限幅放大器的信号鉴别装置及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4355283A (en) * | 1980-11-28 | 1982-10-19 | Rca Corporation | Circuit and method for duty cycle control |
| DE3272034D1 (en) * | 1981-10-14 | 1986-08-21 | Hitachi Ltd | Digital player for reproducing a digital signal sequence |
| AT375486B (de) * | 1982-12-07 | 1984-08-10 | Philips Nv | System zum aufzeichnen und/oder auswerten von zwei markiersignalen |
| JPH0241953Y2 (ja) * | 1985-03-29 | 1990-11-08 | ||
| JPH0827311B2 (ja) * | 1986-10-30 | 1996-03-21 | ロ−ム株式会社 | デユ−テイ判別装置 |
| JPS63182911A (ja) * | 1987-01-26 | 1988-07-28 | Hitachi Ltd | デユ−テイ検出回路 |
| JPH0748647B2 (ja) * | 1988-09-20 | 1995-05-24 | 日本電気株式会社 | デューティ比判別回路 |
| JPH0450775A (ja) * | 1990-06-18 | 1992-02-19 | Toshiba Corp | パルスデューティ判別装置 |
-
1992
- 1992-11-10 JP JP29962692A patent/JP3333248B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-10 KR KR1019930023779A patent/KR970005992B1/ko not_active IP Right Cessation
- 1993-11-10 EP EP93308992A patent/EP0600624A1/en not_active Withdrawn
- 1993-11-10 US US08/149,822 patent/US5424668A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456134B2 (en) | 2000-04-06 | 2002-09-24 | Nec Corporation | Duty cycle discriminating circuit having variable threshold point |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970005992B1 (ko) | 1997-04-22 |
| EP0600624A1 (en) | 1994-06-08 |
| JP3333248B2 (ja) | 2002-10-15 |
| KR940012240A (ko) | 1994-06-23 |
| US5424668A (en) | 1995-06-13 |
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Legal Events
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