JPH0157530B2 - - Google Patents
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- JPH0157530B2 JPH0157530B2 JP55082306A JP8230680A JPH0157530B2 JP H0157530 B2 JPH0157530 B2 JP H0157530B2 JP 55082306 A JP55082306 A JP 55082306A JP 8230680 A JP8230680 A JP 8230680A JP H0157530 B2 JPH0157530 B2 JP H0157530B2
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- Japan
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- signal
- circuit
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- pulse width
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
- H03K5/088—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Description
【発明の詳細な説明】
本発明は波形整形回路に関し、特に磁気記録再
生装置等を媒体として伝送された符号化信号を波
形整形する回路に用して最適なものである。
生装置等を媒体として伝送された符号化信号を波
形整形する回路に用して最適なものである。
音声信号を符号化（PCM）してヘリカルスキ
ヤン形のビデオテープレコーダ（VTR）等の記
録再装置でもつて記録しこれを再生するような装
置が知られている。このようなPCM記録再生装
置では、解像度の高いPCM信号すなわち符号化
ビツト数の多い信号を伝送するためPCMデータ
の周波数（例えば1.3〜1.4MHz）が記録再生装置
の伝送可能な最高周波数に極めて近接しているこ
とがある。この場合、再生PCM信号が明確な高
レベル“１”及び低レベル“０”のデイジタル信
号とならずに正弦波状の波形となる。また再生
PCM信号には記録再生装置のテープ速度の変動、
ヘツドドラムの回転むら等に起因する時間軸変動
分（ジツター）が含まれている。更に再生PCM
信号のレベルはVTRの伝送ゲイン（電磁変換系
の特性）によつて変動し、これは経時変化する。
ヤン形のビデオテープレコーダ（VTR）等の記
録再装置でもつて記録しこれを再生するような装
置が知られている。このようなPCM記録再生装
置では、解像度の高いPCM信号すなわち符号化
ビツト数の多い信号を伝送するためPCMデータ
の周波数（例えば1.3〜1.4MHz）が記録再生装置
の伝送可能な最高周波数に極めて近接しているこ
とがある。この場合、再生PCM信号が明確な高
レベル“１”及び低レベル“０”のデイジタル信
号とならずに正弦波状の波形となる。また再生
PCM信号には記録再生装置のテープ速度の変動、
ヘツドドラムの回転むら等に起因する時間軸変動
分（ジツター）が含まれている。更に再生PCM
信号のレベルはVTRの伝送ゲイン（電磁変換系
の特性）によつて変動し、これは経時変化する。
このため再生信号を正確なスレツシヨールドレ
ベルでスライスして波形整形し、正しいデイジタ
ル信号を再現する必要がある。従来のこのような
目的に用いられる波形整形方法としては、再生信
号にAGCをかけて一定レベルにしてから固定の
スレツシヨールドレベルでスライスしてデイジタ
ル信号に波形整形する方法と、ビデオ信号のフオ
ーマツトを有する再生信号のペデスタル部分を固
定レベルにクランプし、更にピーク検波してピー
ク値の例えば50％のレベルでもつてクランプされ
た再生信号をスライスしてデイジタル信号に波形
整形する方法とが用いられていた。
ベルでスライスして波形整形し、正しいデイジタ
ル信号を再現する必要がある。従来のこのような
目的に用いられる波形整形方法としては、再生信
号にAGCをかけて一定レベルにしてから固定の
スレツシヨールドレベルでスライスしてデイジタ
ル信号に波形整形する方法と、ビデオ信号のフオ
ーマツトを有する再生信号のペデスタル部分を固
定レベルにクランプし、更にピーク検波してピー
ク値の例えば50％のレベルでもつてクランプされ
た再生信号をスライスしてデイジタル信号に波形
整形する方法とが用いられていた。
前者の波形整形方法はAGC電圧検出回路及び
AGCアンプに誤差があるため正確なパルス巾の
デイジタル信号が得られない問題がある。また
AGC電圧の検出に応答遅れ（時定数）があるの
で、大きなレベル変動を伴なう高速サーチモード
のときにAGC回路が追従できない問題もある。
また後者の波形整形方法は、ピーク検出に応答遅
れがあるためピーク検出の対象となる再生信号よ
りもスライスの対象となる再生信号を遅延させな
ければならず、遅延線等を必要とし回路で複雑で
ある。また映像信号のフオーマツトで得られる再
生PCM信号にはリンギング等の疑似信号が含ま
れているため、この疑似信号によつてスレツシヨ
ールドレベルが影響を受けて正確な波形整形がで
きない問題もある。更に記録媒体の伝送特性が非
直線性を有しているため、再生信号のピーク値の
50％のスレツシヨールドレベルでスライスして
も、デイジタル信号の“１”及び“０”のパルス
巾が正しく１：１にならない場合もある。
AGCアンプに誤差があるため正確なパルス巾の
デイジタル信号が得られない問題がある。また
AGC電圧の検出に応答遅れ（時定数）があるの
で、大きなレベル変動を伴なう高速サーチモード
のときにAGC回路が追従できない問題もある。
また後者の波形整形方法は、ピーク検出に応答遅
れがあるためピーク検出の対象となる再生信号よ
りもスライスの対象となる再生信号を遅延させな
ければならず、遅延線等を必要とし回路で複雑で
ある。また映像信号のフオーマツトで得られる再
生PCM信号にはリンギング等の疑似信号が含ま
れているため、この疑似信号によつてスレツシヨ
ールドレベルが影響を受けて正確な波形整形がで
きない問題もある。更に記録媒体の伝送特性が非
直線性を有しているため、再生信号のピーク値の
50％のスレツシヨールドレベルでスライスして
も、デイジタル信号の“１”及び“０”のパルス
巾が正しく１：１にならない場合もある。
このように再生信号のスライスレベルが適正で
ないと、エラービツト増加の原因となり、再生信
号が歪んだり、クリツクノイズが発生する。
ないと、エラービツト増加の原因となり、再生信
号が歪んだり、クリツクノイズが発生する。
本発明は上述の問題点を一掃した波形整形回路
を提供するものである。
を提供するものである。
本発明の波形整形回路は、入力信号を所定のス
レツシヨールドレベルでスライスして２値符号信
号と成すスライス回路と、上記スライス回路から
出力される２値符号信号の最小単位区間を更に所
定数に分割し、そのうち複数個についてレベルを
検出することにより、上記２値符号信号の高レベ
ル部分のパルス巾が所定のパルス巾よりも短い第
１状態及び低レベル部分のパルス巾が所定のパル
ス巾よりも短い第２状態を夫々検出するパルス巾
検出回路と、上記第１状態が検出されたときに上
記スライス回路のスレツシヨールドレベルを低下
させ、上記第２状態が検出されたと、きに上記ス
レツシヨールドレベルを上昇させるスレツシヨー
ルドレベル制御回路とを夫々具備する。
レツシヨールドレベルでスライスして２値符号信
号と成すスライス回路と、上記スライス回路から
出力される２値符号信号の最小単位区間を更に所
定数に分割し、そのうち複数個についてレベルを
検出することにより、上記２値符号信号の高レベ
ル部分のパルス巾が所定のパルス巾よりも短い第
１状態及び低レベル部分のパルス巾が所定のパル
ス巾よりも短い第２状態を夫々検出するパルス巾
検出回路と、上記第１状態が検出されたときに上
記スライス回路のスレツシヨールドレベルを低下
させ、上記第２状態が検出されたと、きに上記ス
レツシヨールドレベルを上昇させるスレツシヨー
ルドレベル制御回路とを夫々具備する。
上記パルス巾検出回路は第１図において、レジ
スタ４及び判別回路５で構成され、上記スレツシ
ヨールドレベル制御回路はラツチ回路６及びスイ
ツチ回路９，１０で構成されている。
スタ４及び判別回路５で構成され、上記スレツシ
ヨールドレベル制御回路はラツチ回路６及びスイ
ツチ回路９，１０で構成されている。
パルス巾検出回路はスライス出力の高レベル部
分と低レベル部分の夫々に関し、２値符号信号の
１ビツト分に対応する最小単位区間のパルス巾の
長短を、最小単位区間を更に分割した各分割部分
の信号レベルに基いて判別し、高レベル部分が所
定パルス巾より短い状態及び低レベル部分が所定
パルス巾より短い状態に対応する２状態の検出出
力を発生する。スレツシヨールドレベル制御回路
は上記２状態の検出出力に基いてスライスレベル
を上昇又は下降に切換える。従つてスライス出力
の高レベル部分と低レベル部分との最小単位区間
が略等しくなるように帰還制御が行われる。即
ち、パルス巾検出回路はスライスレベルが入力信
号の高い方にずれている場合及び低い方にずれて
いる場合をパルス巾に基いて個別に検出し、スラ
イスレベルが何れの方向にもずれていない略中間
の状態で安定化させるようなオン・オフ（切換
え）制御が行われる。このため帰還ループは高速
に且つ安定に応答する。
分と低レベル部分の夫々に関し、２値符号信号の
１ビツト分に対応する最小単位区間のパルス巾の
長短を、最小単位区間を更に分割した各分割部分
の信号レベルに基いて判別し、高レベル部分が所
定パルス巾より短い状態及び低レベル部分が所定
パルス巾より短い状態に対応する２状態の検出出
力を発生する。スレツシヨールドレベル制御回路
は上記２状態の検出出力に基いてスライスレベル
を上昇又は下降に切換える。従つてスライス出力
の高レベル部分と低レベル部分との最小単位区間
が略等しくなるように帰還制御が行われる。即
ち、パルス巾検出回路はスライスレベルが入力信
号の高い方にずれている場合及び低い方にずれて
いる場合をパルス巾に基いて個別に検出し、スラ
イスレベルが何れの方向にもずれていない略中間
の状態で安定化させるようなオン・オフ（切換
え）制御が行われる。このため帰還ループは高速
に且つ安定に応答する。
以下本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明による再生PCM信号の波形整
形回路で、第２図は第１図の各部の波形を示して
いる。VTRより再生されたPCM信号ａは映像信
号のフオーマツトを有し、各水平区間にPCM信
号が挿入されている。第２図Ａは再生信号中の
PCM信号ａの波形図であつて、本来矩形波のデ
イジタル信号で記録されたものが正弦波状になつ
ている。なお本実施例では記録されたPCM信号
は単極性のNRZ（non―return―to―zero）信号
である。
形回路で、第２図は第１図の各部の波形を示して
いる。VTRより再生されたPCM信号ａは映像信
号のフオーマツトを有し、各水平区間にPCM信
号が挿入されている。第２図Ａは再生信号中の
PCM信号ａの波形図であつて、本来矩形波のデ
イジタル信号で記録されたものが正弦波状になつ
ている。なお本実施例では記録されたPCM信号
は単極性のNRZ（non―return―to―zero）信号
である。
再生PCM信号ａはクランプ回路１に供給され、
例えば再生信号のペデスタルレベルが固定レベル
にクランプされる。クランプ回路１の出力はレベ
ルコンパレータ２を備えるスライス回路３に供給
され、ここで後述のように制御されるスレツシヨ
ールドレベルまたはスライスレベルでスライスさ
れる。スライス回路３の出力からは第２図Ｂに示
すような符号“１”及び“０”のパルス巾がほぼ
等しい正規化されたPCM信号ｂが得られる。
例えば再生信号のペデスタルレベルが固定レベル
にクランプされる。クランプ回路１の出力はレベ
ルコンパレータ２を備えるスライス回路３に供給
され、ここで後述のように制御されるスレツシヨ
ールドレベルまたはスライスレベルでスライスさ
れる。スライス回路３の出力からは第２図Ｂに示
すような符号“１”及び“０”のパルス巾がほぼ
等しい正規化されたPCM信号ｂが得られる。
スライス回路３の出力ｂは８ビツトのシフトレ
ジスタ４及び判別回路５から成るパルス巾検出回
路に供給される。このシフトレジスタ４のクロツ
ク入力には第２図Ｂに示すPCM信号の１ビツト
の時間巾Ｔの1/8の周期のクロツクパルスCP（即
ち、PCM信号のビツトクロツクの８倍の周波数
のクロツク）が供給される。このためシフトレジ
スタ４には丁度PCM信号の１ビツト分の長さの
データが入ることになる。従つてシフトレジスタ
４の８ビツトのパラレル出力でもつて、スライス
されたPCM信号の１ビツト長さの長短（即ち、
スライスレベルの適・不適）を判断することがで
きる。例えば、符号“１”のパルス巾が短かく、
符号“０”のパルス巾が長ければ、符号“１”が
シフトレジスタ４を通過するときにシフトレジス
タ４のパラレル出力中に“０”のビツトが含まれ
る。
ジスタ４及び判別回路５から成るパルス巾検出回
路に供給される。このシフトレジスタ４のクロツ
ク入力には第２図Ｂに示すPCM信号の１ビツト
の時間巾Ｔの1/8の周期のクロツクパルスCP（即
ち、PCM信号のビツトクロツクの８倍の周波数
のクロツク）が供給される。このためシフトレジ
スタ４には丁度PCM信号の１ビツト分の長さの
データが入ることになる。従つてシフトレジスタ
４の８ビツトのパラレル出力でもつて、スライス
されたPCM信号の１ビツト長さの長短（即ち、
スライスレベルの適・不適）を判断することがで
きる。例えば、符号“１”のパルス巾が短かく、
符号“０”のパルス巾が長ければ、符号“１”が
シフトレジスタ４を通過するときにシフトレジス
タ４のパラレル出力中に“０”のビツトが含まれ
る。
シフトレジスタ４のパラレル出力はインバータ
Ｉ１〜Ｉ４及びアンドゲートＧ１，Ｇ２から成る
判別回路５に供給され、PCM信号の１ビツト長
が正規の時間巾よりも短い場合及び長い場合に、
判別回路５から検出信号g1，g2が得られる。これ
らの検出信号g1，g2はフリツプフロツプＦ１，Ｆ
２から成るラツチ回路６に供給され、これらのフ
リツプフロツプＦ１，Ｆ２からスライス回路３の
スレツシヨールドレベルを減少方向に制御する制
御信号DWN及び増加方向に制御する制御信号
UPが形成される。このラツチ回路６は次のスイ
ツチ９，１０と共にスレツシヨールドレベル制御
回路を構成する。
Ｉ１〜Ｉ４及びアンドゲートＧ１，Ｇ２から成る
判別回路５に供給され、PCM信号の１ビツト長
が正規の時間巾よりも短い場合及び長い場合に、
判別回路５から検出信号g1，g2が得られる。これ
らの検出信号g1，g2はフリツプフロツプＦ１，Ｆ
２から成るラツチ回路６に供給され、これらのフ
リツプフロツプＦ１，Ｆ２からスライス回路３の
スレツシヨールドレベルを減少方向に制御する制
御信号DWN及び増加方向に制御する制御信号
UPが形成される。このラツチ回路６は次のスイ
ツチ９，１０と共にスレツシヨールドレベル制御
回路を構成する。
制御信号DWN及びUPは夫々バツフアー７，
８を介してスイツチ回路９，１０の制御入力に供
給される。これらのスイツチ回路９，１０の可動
接点側の端子には負の電源電圧−Ｖ及び正の電源
電圧＋Ｖが夫々供給され、また夫々固定接点側は
抵抗１１，１２を介してコンパレータ２の−入力
（基準入力）に接続されている。またコンパレー
タ２の−入力と接地との間にはコンデンサ１３が
接続されている。従つて制御信号DWNが高レベ
ルになると、スイツチ回路９が閉じてコンデンサ
１３及び抵抗１１で定まる時定数でコンパレータ
２の−入力に与えられているスレツシヨールドレ
ベルが低下する。なをこの時定数は数10msec程
度であつてよい。逆に制御信号UPが高レベルに
なると、スイツチ回路１０がぐ閉じてコンデンサ
１３及び抵抗１２で定まる時定数で上記スレツシ
ヨールドレベルが上昇する。
８を介してスイツチ回路９，１０の制御入力に供
給される。これらのスイツチ回路９，１０の可動
接点側の端子には負の電源電圧−Ｖ及び正の電源
電圧＋Ｖが夫々供給され、また夫々固定接点側は
抵抗１１，１２を介してコンパレータ２の−入力
（基準入力）に接続されている。またコンパレー
タ２の−入力と接地との間にはコンデンサ１３が
接続されている。従つて制御信号DWNが高レベ
ルになると、スイツチ回路９が閉じてコンデンサ
１３及び抵抗１１で定まる時定数でコンパレータ
２の−入力に与えられているスレツシヨールドレ
ベルが低下する。なをこの時定数は数10msec程
度であつてよい。逆に制御信号UPが高レベルに
なると、スイツチ回路１０がぐ閉じてコンデンサ
１３及び抵抗１２で定まる時定数で上記スレツシ
ヨールドレベルが上昇する。
なお制御信号DWN及びUPが形成されないと
きには、コンパレータ２の−入力には、抵抗１
５，１６から成る分圧回路によつて形成されるス
レツシヨールドレベルが与えられる。このスレツ
シヨールドレベルは、例えば上記分圧回路の端子
１７に供給される電源電圧を所定の電圧に分圧し
た固定レベルであつてもよい。或いはクランプ回
路１の出力をピーク検波回路（図示せず）によつ
てピーク検波し、得られた再生信号のピークホル
ド値を上記端子１７に供給して例えばピーク値の
50％のスレツシヨールドレベルを上記分圧回路で
形成してもよい。
きには、コンパレータ２の−入力には、抵抗１
５，１６から成る分圧回路によつて形成されるス
レツシヨールドレベルが与えられる。このスレツ
シヨールドレベルは、例えば上記分圧回路の端子
１７に供給される電源電圧を所定の電圧に分圧し
た固定レベルであつてもよい。或いはクランプ回
路１の出力をピーク検波回路（図示せず）によつ
てピーク検波し、得られた再生信号のピークホル
ド値を上記端子１７に供給して例えばピーク値の
50％のスレツシヨールドレベルを上記分圧回路で
形成してもよい。
次に第１図の波形整形回路の動作を第３図を参
照して説明する。第３図Ａの実線は第２図Ａに示
す再生PCM信号ａの拡大波形図を示し、点線は
第１図のコンパレータ２における種々のスレツシ
ヨールドレベルL1……L9を示している。第３図
Ａの信号ａの正の半波がPCM信号の符号“１”
に相当し、負の半波が符号“０”に相当してい
る。第３図Ｂは高いスレツシヨールドレベルL2
によつて再生PCM信号ａがスライスされた場合
のスライス回路３の出力ｂ（PCM信号）の波形を
示している。波形整形されたPCM信号ｂはシフ
トレジスタ４に供給され、ビツトクロツクの８倍
周波数のクロツクCPで順次シフトされる。従つ
て第３図ＢのPCM信号ｂの符号“１”がシフト
レジスタ４を通過する際に、シフトレジスタ４の
各ビツトb1〜b8のパラレル出力が“00111100”と
なる状態が８回のシフトのうち１回だけ生ずる。
この状態では、シフトレジスタ４の第１及び第８
ビツトb1，b8の出力が共に““０”で、第４及び
第５ビツトb4，b5の出力が共に“１”となつてい
る。
照して説明する。第３図Ａの実線は第２図Ａに示
す再生PCM信号ａの拡大波形図を示し、点線は
第１図のコンパレータ２における種々のスレツシ
ヨールドレベルL1……L9を示している。第３図
Ａの信号ａの正の半波がPCM信号の符号“１”
に相当し、負の半波が符号“０”に相当してい
る。第３図Ｂは高いスレツシヨールドレベルL2
によつて再生PCM信号ａがスライスされた場合
のスライス回路３の出力ｂ（PCM信号）の波形を
示している。波形整形されたPCM信号ｂはシフ
トレジスタ４に供給され、ビツトクロツクの８倍
周波数のクロツクCPで順次シフトされる。従つ
て第３図ＢのPCM信号ｂの符号“１”がシフト
レジスタ４を通過する際に、シフトレジスタ４の
各ビツトb1〜b8のパラレル出力が“00111100”と
なる状態が８回のシフトのうち１回だけ生ずる。
この状態では、シフトレジスタ４の第１及び第８
ビツトb1，b8の出力が共に““０”で、第４及び
第５ビツトb4，b5の出力が共に“１”となつてい
る。
判別回路５のアンドゲートＧ１は、シフトレジ
スタ４の第１、第８ビツトb1，b8のインバータＩ
１，Ｉ４による反転信号及び第４、第５ビツト
b4，b5の出力を入力としているので、このときア
ンドゲートＧ１から出力が得られる。アンドゲー
トＧ１から出力が得られる。アンドゲートＧ１の
出力は検出信号g1としてフリツプフロツプＦ１の
クロツク入力CKに供給されるので、このときフ
リツプフロツプＦ１は高レベル（＋Ｖ）のデータ
入力Ｄを読み込んでセツト状態になる。従つてフ
リツプフロツプＦ１のＱ出力に高レベルのスレツ
シヨールドレベル制御信号DWNが形成され、こ
の制御信号でもつて既述の様にスイツチ回路９が
閉じられてコンパレータ２のスレツシヨールドレ
ベルが低下される。
スタ４の第１、第８ビツトb1，b8のインバータＩ
１，Ｉ４による反転信号及び第４、第５ビツト
b4，b5の出力を入力としているので、このときア
ンドゲートＧ１から出力が得られる。アンドゲー
トＧ１から出力が得られる。アンドゲートＧ１の
出力は検出信号g1としてフリツプフロツプＦ１の
クロツク入力CKに供給されるので、このときフ
リツプフロツプＦ１は高レベル（＋Ｖ）のデータ
入力Ｄを読み込んでセツト状態になる。従つてフ
リツプフロツプＦ１のＱ出力に高レベルのスレツ
シヨールドレベル制御信号DWNが形成され、こ
の制御信号でもつて既述の様にスイツチ回路９が
閉じられてコンパレータ２のスレツシヨールドレ
ベルが低下される。
なおPCM信号ｂがシフトレジスタ４を通過す
る際に過渡的に“11110000”の状態や
“00001111”の状態等が生ずるが、これらの状態
では第１及び第８ビツトb1，b8が同時に“０”と
ならないから、検出信号g1は形成されない。なお
第１及び第８ビツトb1，b8が同時に“０”となる
状態として、上記の状態以外に、第３図Ａのレベ
ルL4〜L7の範囲のスレツシヨールドレベルでス
ライスしたときにPCM信号ｂの符号“０”の部
分がシフトレジスタ４を通過してb1〜b8がすべて
“０”になる場合、及びレベルL7〜L9の範囲のス
レツシヨールドレベルで符号“０”が２回以上連
続するPCM信号をスライスする場合がある。こ
れらの場合にスレツシヨールドレベルを下げるた
めの制御信号DWNが形成されないように、シフ
トレジスタ４の第４図及び第５ビツトb4，b5が同
時に“１”になる状態（即ち、第３図Ａのレベル
L1〜L3の範囲のスレツシヨールドレベルでスラ
イスする場合）を検出信号g1が得られるための条
件に加えている。従つてレベルL1〜L3のスレツ
シヨールドレベルでスライスが行われたときのみ
制御信号DWNが形成される。
る際に過渡的に“11110000”の状態や
“00001111”の状態等が生ずるが、これらの状態
では第１及び第８ビツトb1，b8が同時に“０”と
ならないから、検出信号g1は形成されない。なお
第１及び第８ビツトb1，b8が同時に“０”となる
状態として、上記の状態以外に、第３図Ａのレベ
ルL4〜L7の範囲のスレツシヨールドレベルでス
ライスしたときにPCM信号ｂの符号“０”の部
分がシフトレジスタ４を通過してb1〜b8がすべて
“０”になる場合、及びレベルL7〜L9の範囲のス
レツシヨールドレベルで符号“０”が２回以上連
続するPCM信号をスライスする場合がある。こ
れらの場合にスレツシヨールドレベルを下げるた
めの制御信号DWNが形成されないように、シフ
トレジスタ４の第４図及び第５ビツトb4，b5が同
時に“１”になる状態（即ち、第３図Ａのレベル
L1〜L3の範囲のスレツシヨールドレベルでスラ
イスする場合）を検出信号g1が得られるための条
件に加えている。従つてレベルL1〜L3のスレツ
シヨールドレベルでスライスが行われたときのみ
制御信号DWNが形成される。
次に第３図Ｃは第３図Ａの低過ぎるレベルL8
でスライスした場合のPCM信号ｂの波形図であ
る。この場合、スライスされたPCM信号ｂの符
号“１”の部分がシフトレジスタ４を通過しても
制御信号DWNは形成されない。またPCM信号の
符号“０”の部分がシフトレジスタ４を通過する
際に、各ビツトb1〜b8のパラレル出力が
“11000011”となる状態が生ずる。判別回路５の
アンドゲートＧ２は、シシフトレジスタ４の第
１、第８ビツト出力及び第４、第５ビツト出力の
インバータＩ２，Ｉ３による反転信号を入力とし
ているので、このときアンドゲートＧ２から検出
信号2が得られる。この検出信号g2はフリツプフ
ロツプＦ２のクロツク入力CKに供給されるので、
フリツプフロツプＦ２がセツトされ、そのＱ出力
に高レベルの制御信号UPが形成される。この制
御信号でもつて既述の様にスイツチ回路１０が閉
じられてスレツシヨールドレベルが上昇される。
でスライスした場合のPCM信号ｂの波形図であ
る。この場合、スライスされたPCM信号ｂの符
号“１”の部分がシフトレジスタ４を通過しても
制御信号DWNは形成されない。またPCM信号の
符号“０”の部分がシフトレジスタ４を通過する
際に、各ビツトb1〜b8のパラレル出力が
“11000011”となる状態が生ずる。判別回路５の
アンドゲートＧ２は、シシフトレジスタ４の第
１、第８ビツト出力及び第４、第５ビツト出力の
インバータＩ２，Ｉ３による反転信号を入力とし
ているので、このときアンドゲートＧ２から検出
信号2が得られる。この検出信号g2はフリツプフ
ロツプＦ２のクロツク入力CKに供給されるので、
フリツプフロツプＦ２がセツトされ、そのＱ出力
に高レベルの制御信号UPが形成される。この制
御信号でもつて既述の様にスイツチ回路１０が閉
じられてスレツシヨールドレベルが上昇される。
なお制御信号UPが形成される場合のスレツシ
ヨールドレベルは第３図ＡのレベルL7〜L9の範
囲であつて、このときにのみ検出回路５のゲート
Ｇ２から検出信号g2が得られるようにする条件の
決め方は既述のPCM信号の符号“１”の場合と
同様である。
ヨールドレベルは第３図ＡのレベルL7〜L9の範
囲であつて、このときにのみ検出回路５のゲート
Ｇ２から検出信号g2が得られるようにする条件の
決め方は既述のPCM信号の符号“１”の場合と
同様である。
このようにしてスライス回路３から得られた
PCM信号ｂの信号“１”の部分及び符号“０”
の部分のパルスの長短が夫々判別され、判別結果
に応じて符号“１”及び符号“０”の最小単位区
間がほぼ等しくなるようにスレツシヨールドレベ
ルが制御されて、ほぼ正規化されたPCM信号が
再現される。
PCM信号ｂの信号“１”の部分及び符号“０”
の部分のパルスの長短が夫々判別され、判別結果
に応じて符号“１”及び符号“０”の最小単位区
間がほぼ等しくなるようにスレツシヨールドレベ
ルが制御されて、ほぼ正規化されたPCM信号が
再現される。
次に制御信号DWN及びUPを形成するための
ラツチ回路６のフリツプフロツプＦ１，Ｆ２のク
リア回路について説明する。制御信号DWN及び
UPはナンドゲートＧ３に供給されているので、
制御信号DWN及びUPが共に高レベル“１”に
なつたときには、ナンドゲートＧ３の出力が低レ
ベルになる。ナンドゲートＧ３の出力はアンドゲ
ートＧ４に供給されるので、ゲートＧ４の出力が
低レベルになり、この低レベル出力によつてフリ
ツプフロツプＦ１，Ｆ２がクリアされる。従つて
例えば第３図ＡのレベルL2のスレツシヨールド
レベルでスライスが行われていると、既述のよう
に制御信号DWNが形成されてスレツシヨールド
レベルが低下するように制御が行われる。これに
よつてスレツシヨールドレベルがL7まで低下す
ると、制御信号UPが形成されるので、上述の如
くフリツプフロツプＦ１，Ｆ２がクリアされ、各
制御信号が“０”に戻る。
ラツチ回路６のフリツプフロツプＦ１，Ｆ２のク
リア回路について説明する。制御信号DWN及び
UPはナンドゲートＧ３に供給されているので、
制御信号DWN及びUPが共に高レベル“１”に
なつたときには、ナンドゲートＧ３の出力が低レ
ベルになる。ナンドゲートＧ３の出力はアンドゲ
ートＧ４に供給されるので、ゲートＧ４の出力が
低レベルになり、この低レベル出力によつてフリ
ツプフロツプＦ１，Ｆ２がクリアされる。従つて
例えば第３図ＡのレベルL2のスレツシヨールド
レベルでスライスが行われていると、既述のよう
に制御信号DWNが形成されてスレツシヨールド
レベルが低下するように制御が行われる。これに
よつてスレツシヨールドレベルがL7まで低下す
ると、制御信号UPが形成されるので、上述の如
くフリツプフロツプＦ１，Ｆ２がクリアされ、各
制御信号が“０”に戻る。
このように第３Ａ図のレベルL3〜L7の範囲が
スレツシヨールドレベル制御の目標領域になつて
いて、この領域の上側及び下側では制御信号
DWN及びUPが形成される。そして上述の制御
によりスレツシヨールドレベルがこの目標領域を
横切ると制御信号がクリアされる。制御信号がな
い状態では、既述のようにコンパレータ２の一入
力に接続された抵抗１５，１６から成る分圧回路
によつて設定されるスレツシヨールドレベルでス
ライスが行われる。
スレツシヨールドレベル制御の目標領域になつて
いて、この領域の上側及び下側では制御信号
DWN及びUPが形成される。そして上述の制御
によりスレツシヨールドレベルがこの目標領域を
横切ると制御信号がクリアされる。制御信号がな
い状態では、既述のようにコンパレータ２の一入
力に接続された抵抗１５，１６から成る分圧回路
によつて設定されるスレツシヨールドレベルでス
ライスが行われる。
なお、制御信号DWNまたはUPの何れか一方
が形成された状態で、再生PCM信号ａが無信号
（即ち、符号“０”が連続した信号）になると、
制御信号がクリアされずに制御系が一方の制御状
態に固定されてしまう。このためアンドゲートＧ
４の入力に垂直同期信号または水平同期信号を供
給して、これらの同期信号SYNCごとに制御信号
がクリアされるようにしている。
が形成された状態で、再生PCM信号ａが無信号
（即ち、符号“０”が連続した信号）になると、
制御信号がクリアされずに制御系が一方の制御状
態に固定されてしまう。このためアンドゲートＧ
４の入力に垂直同期信号または水平同期信号を供
給して、これらの同期信号SYNCごとに制御信号
がクリアされるようにしている。
次に第４図は本発明の別の実施例を示す再生
PCM信号の波形整形回路を示している。第１図
の波形整形回路では、VTRに記録するPCM信号
のモニタで行うために、記録PCM信号がVTRの
電磁変換系を通らずに直接に波形整形回路に入力
されることがある。この記録のPCM信号は正規
のPCM信号であるが、電源投入時に信号の立上
り及び立下り部分にリンギング、オーバーシユー
ト等が含まれることがある。第１図の波形整形回
路ではこれらのリンギング等の影響によつてスレ
ツシヨールドレベルがPCM信号の高レベル部分
または低レベル部分に誤つて固定されてしまうこ
とがある。また既述のようにPCM信号の符号
“１”または“０”が長い区間にわたつて連続す
るとき、スレツシヨールドレベルの制御方向が一
方向に固定されて制御系が不安定になることがあ
る。
PCM信号の波形整形回路を示している。第１図
の波形整形回路では、VTRに記録するPCM信号
のモニタで行うために、記録PCM信号がVTRの
電磁変換系を通らずに直接に波形整形回路に入力
されることがある。この記録のPCM信号は正規
のPCM信号であるが、電源投入時に信号の立上
り及び立下り部分にリンギング、オーバーシユー
ト等が含まれることがある。第１図の波形整形回
路ではこれらのリンギング等の影響によつてスレ
ツシヨールドレベルがPCM信号の高レベル部分
または低レベル部分に誤つて固定されてしまうこ
とがある。また既述のようにPCM信号の符号
“１”または“０”が長い区間にわたつて連続す
るとき、スレツシヨールドレベルの制御方向が一
方向に固定されて制御系が不安定になることがあ
る。
このため第４図の実施例では記録PCM信号に
付加されているCRC等の符号誤り検出コードに
基いてPCMデータに誤りビツトが含まれている
ことを検出し、誤り検出があつたときに制御信号
DWN及びUPをクリアするようにしている。即
ち、第４図においてスライス回路３の出力の
PCM信号ｂはデータチエツク回路１７に供給さ
れる。スライス回路３のコンパレータ２に供給す
るスレツシヨールドレベルが上述の原因によつて
誤設定されていると、波形整形されたPCM信号
ｂには誤りビツトが含まれているので、データチ
エツク回路１７の出力ｃが低レベルになる。この
出力ｃはアンドゲートＧ４に供給されるので、こ
のゲートＧ４の出力が低レベルになり、この結
果、制御信号DWN及びUPを形成するフリツプ
フロツプＦ１，Ｆ２がクリアされる。従つて
PCM信号に含まれるリンギング等によつてスレ
ツシヨールドレベルが誤つたレベルに固定されて
しまつても、この状態を符号誤りの検出によつて
判断して直ちにスレツシヨールドレベルの制御信
号をリセツトすることができる。
付加されているCRC等の符号誤り検出コードに
基いてPCMデータに誤りビツトが含まれている
ことを検出し、誤り検出があつたときに制御信号
DWN及びUPをクリアするようにしている。即
ち、第４図においてスライス回路３の出力の
PCM信号ｂはデータチエツク回路１７に供給さ
れる。スライス回路３のコンパレータ２に供給す
るスレツシヨールドレベルが上述の原因によつて
誤設定されていると、波形整形されたPCM信号
ｂには誤りビツトが含まれているので、データチ
エツク回路１７の出力ｃが低レベルになる。この
出力ｃはアンドゲートＧ４に供給されるので、こ
のゲートＧ４の出力が低レベルになり、この結
果、制御信号DWN及びUPを形成するフリツプ
フロツプＦ１，Ｆ２がクリアされる。従つて
PCM信号に含まれるリンギング等によつてスレ
ツシヨールドレベルが誤つたレベルに固定されて
しまつても、この状態を符号誤りの検出によつて
判断して直ちにスレツシヨールドレベルの制御信
号をリセツトすることができる。
なお本発明の技術思想に基いて種々の変形が可
能であつて、例えば従来のようにAGC回路を用
いてレベルを一定にした信号を第１図または第４
図の波形整形回路に供給するようにしてもよい。
また上述の実施例では制御信号に応じてスレツシ
ヨールドレベルを所定の時定数で上昇または低下
させるようにしているが、数種類のスレツシヨー
ルドレベルを予じめ作成しておき、制御信号に応
じてこれらのスレツシヨールドレベルを選択する
ようにしてもよい。更に、第１図または第４図の
シフトレジスタ４をカウンタでもつて構成し、
PCM信号ｂの符号“１”及び“０”の区間を所
定のクロツクパルスで計数し、この計数結果に基
いて制御信号を形成してもよい。
能であつて、例えば従来のようにAGC回路を用
いてレベルを一定にした信号を第１図または第４
図の波形整形回路に供給するようにしてもよい。
また上述の実施例では制御信号に応じてスレツシ
ヨールドレベルを所定の時定数で上昇または低下
させるようにしているが、数種類のスレツシヨー
ルドレベルを予じめ作成しておき、制御信号に応
じてこれらのスレツシヨールドレベルを選択する
ようにしてもよい。更に、第１図または第４図の
シフトレジスタ４をカウンタでもつて構成し、
PCM信号ｂの符号“１”及び“０”の区間を所
定のクロツクパルスで計数し、この計数結果に基
いて制御信号を形成してもよい。
本発明は上述のように、入力信号をスライスし
て得た２値符号信号の最小単位区間を更に所定数
に分割し、そのうち複数個についてレベルを検出
することにより、高レベル部分のパルス巾が所定
パルス巾より短いとき、スライスのスレツシヨー
ルドレベルを低下させ、低レベル部分のパルス巾
が所定パルス巾より短いときに、スレツシヨール
ドレベルを上昇させるようにしたので、入力信号
の平均値又はピーク値に対応する直流レベルの大
小でスライス位置のコントロールを行う従来の方
式で生じていた追従遅れが生じることがない。従
つてレベル変動の大きい入力信号に対しても高速
に応答遅れなく追従し、常に最適なレベルでスラ
イスした２値符号信号が得られる。このため例え
ば再生機を高速再生モードにしても大きく歪み且
つレベル変動が激しい再生信号から正確な２値符
号信号が得られる。
て得た２値符号信号の最小単位区間を更に所定数
に分割し、そのうち複数個についてレベルを検出
することにより、高レベル部分のパルス巾が所定
パルス巾より短いとき、スライスのスレツシヨー
ルドレベルを低下させ、低レベル部分のパルス巾
が所定パルス巾より短いときに、スレツシヨール
ドレベルを上昇させるようにしたので、入力信号
の平均値又はピーク値に対応する直流レベルの大
小でスライス位置のコントロールを行う従来の方
式で生じていた追従遅れが生じることがない。従
つてレベル変動の大きい入力信号に対しても高速
に応答遅れなく追従し、常に最適なレベルでスラ
イスした２値符号信号が得られる。このため例え
ば再生機を高速再生モードにしても大きく歪み且
つレベル変動が激しい再生信号から正確な２値符
号信号が得られる。
またスライスのスレツシヨールドレベルが高い
方にずれている場合及び低い方にずれている場合
の双方を個々に検出して、スレツシヨールドの変
化方向を切換えるので、スライスレベルが何れの
方向にずれていない中間状態を目標としたオン、
オフ式の帰還ループ制御により、安定なスライス
レベル制御を行うことができる。
方にずれている場合及び低い方にずれている場合
の双方を個々に検出して、スレツシヨールドの変
化方向を切換えるので、スライスレベルが何れの
方向にずれていない中間状態を目標としたオン、
オフ式の帰還ループ制御により、安定なスライス
レベル制御を行うことができる。
また、NRZ信号のような高レベル信号と低レ
ベル信号が最小単位区間毎に交互に得られるとは
限らない信号に対しても、最小単位区間で反転し
た信号に対してはスレツシヨールドレベル制御回
路が動作するため、正確な２値符号が得られる。
ベル信号が最小単位区間毎に交互に得られるとは
限らない信号に対しても、最小単位区間で反転し
た信号に対してはスレツシヨールドレベル制御回
路が動作するため、正確な２値符号が得られる。
第１図は本発明による再生PCM信号の波形整
形回路の回路図、第２図は第１図の各部の波形
図、第３図Ａは入力の再生PCM信号の波形及び
スレツシヨールドレベルを示す波形図、第３図Ｂ
及びＣはスライスされたPCM信号の波形図、第
４図は本発明の別の実施例を示す波形整形回路の
回路図である。 なお図面に用いられている符号において、２…
レベルコンパレータ、３…スライス回路、４…シ
フトレジスタ、５…判別回路、６…ラツチ回路、
９，１０…スイツチ回路である。
形回路の回路図、第２図は第１図の各部の波形
図、第３図Ａは入力の再生PCM信号の波形及び
スレツシヨールドレベルを示す波形図、第３図Ｂ
及びＣはスライスされたPCM信号の波形図、第
４図は本発明の別の実施例を示す波形整形回路の
回路図である。 なお図面に用いられている符号において、２…
レベルコンパレータ、３…スライス回路、４…シ
フトレジスタ、５…判別回路、６…ラツチ回路、
９，１０…スイツチ回路である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を所定のスレツシヨールドレベルで
スライスして２値符号信号と成すスライス回路
と、 上記スライス回路から出力される２値符号信号
の最小単位区間を更に所定数に分割し、そのうち
複数個についてレベルを検出することにより、上
記２値符号信号の高レベル部分のパルス巾が所定
パルス巾より短い第１状態及び低レベル部分のパ
ルス巾が所定パルス巾より短い第２状態を夫々検
出するパルス巾検出回路と、 上記第１状態が検出されたときに上記スライス
回路のスレツシヨールドレベルを低下させ、上記
第２状態が検出されたときに上記スレツシヨール
ドレベルを上昇させるスレツシヨールドレベル制
御回路とを夫々具備する波形成形回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230680A JPS577627A (en) | 1980-06-17 | 1980-06-17 | Waveform shaping circuit for code signal |
| AU71492/81A AU542935B2 (en) | 1980-06-17 | 1981-06-10 | Pulse shaping circuit |
| CA000379783A CA1185331A (en) | 1980-06-17 | 1981-06-15 | Wave-shaping circuit for digital signal |
| US06/273,729 US4449061A (en) | 1980-06-17 | 1981-06-15 | Wave-shaping circuit for digital signal |
| DE19813123865 DE3123865A1 (de) | 1980-06-17 | 1981-06-16 | Signalformerschaltung fuer digital-signale |
| GB8118461A GB2079084B (en) | 1980-06-17 | 1981-06-16 | Wave-shaped circuits for digital signals |
| AT0270981A AT383920B (de) | 1980-06-17 | 1981-06-17 | Signalformer |
| FR8111966A FR2484737B1 (fr) | 1980-06-17 | 1981-06-17 | Circuit de mise en forme d'un signal numerique |
| NL8102923A NL8102923A (nl) | 1980-06-17 | 1981-06-17 | Golfvormkorrektieschakeling voor digitale signalen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230680A JPS577627A (en) | 1980-06-17 | 1980-06-17 | Waveform shaping circuit for code signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577627A JPS577627A (en) | 1982-01-14 |
| JPH0157530B2 true JPH0157530B2 (ja) | 1989-12-06 |
Family
ID=13770863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8230680A Granted JPS577627A (en) | 1980-06-17 | 1980-06-17 | Waveform shaping circuit for code signal |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4449061A (ja) |
| JP (1) | JPS577627A (ja) |
| AT (1) | AT383920B (ja) |
| AU (1) | AU542935B2 (ja) |
| CA (1) | CA1185331A (ja) |
| DE (1) | DE3123865A1 (ja) |
| FR (1) | FR2484737B1 (ja) |
| GB (1) | GB2079084B (ja) |
| NL (1) | NL8102923A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0077075B1 (en) * | 1981-10-14 | 1986-07-16 | Hitachi, Ltd. | Digital player for reproducing a digital signal sequence |
| US4546394A (en) * | 1982-01-29 | 1985-10-08 | Sansui Electric Co., Ltd. | Signal reconstruction circuit for digital signals |
| US4585952A (en) * | 1982-03-04 | 1986-04-29 | Sansui Electric Co., Ltd. | Digital waveform shaping circuit |
| JPS58175115A (ja) * | 1982-04-07 | 1983-10-14 | Nippon Columbia Co Ltd | 信号検出回路 |
| JPS59257A (ja) * | 1982-06-25 | 1984-01-05 | Pioneer Electronic Corp | デイジタル変調信号読取装置 |
| US4585997A (en) * | 1983-12-08 | 1986-04-29 | Televideo Systems, Inc. | Method and apparatus for blanking noise present in an alternating electrical signal |
| JPS60176324A (ja) * | 1984-02-22 | 1985-09-10 | Pioneer Electronic Corp | 波形整形回路 |
| NL8402071A (nl) * | 1984-06-29 | 1986-01-16 | Philips Nv | Datasignaalcorrectieschakeling. |
| US4622586A (en) * | 1985-04-04 | 1986-11-11 | Rca Corporation | Digital slicer having a pulse-width locked loop |
| US4742251A (en) * | 1985-08-12 | 1988-05-03 | Silicon Systems, Inc. | Precise call progress detector |
| DE3710871A1 (de) * | 1987-04-01 | 1988-10-20 | Standard Elektrik Lorenz Ag | Schaltung zur formung einer messsignalspannung in ein rechtecksignal |
| FR2629963B1 (fr) * | 1988-04-12 | 1991-03-15 | Trt Telecom Radio Electr | Dispositif de mesure et d'annulation de la distorsion biaise des signaux binaires du type ne comportant pas de composante spectrale a la frequence zero |
| EP0348643B1 (de) * | 1988-06-15 | 1991-12-27 | Siemens-Albis Aktiengesellschaft | Schwellenwertschaltung mit geregelter Ansprechschwelle |
| JP2650354B2 (ja) * | 1988-09-08 | 1997-09-03 | ヤマハ株式会社 | Ｅｆｍ信号用波形整形回路 |
| DE4018615A1 (de) * | 1989-06-09 | 1990-12-13 | Licentia Gmbh | Schaltungsanordnung zur aufbereitung eines oszillatorsignals |
| DE4102519C2 (de) * | 1991-01-29 | 1994-06-16 | Bosch Gmbh Robert | Schaltungsanordnung zur Ableitung eines Binärsignals aus einer Wechselspannung |
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