JPS59140755A - バイフエ−ズマ−ク変調回路 - Google Patents
バイフエ−ズマ−ク変調回路Info
- Publication number
- JPS59140755A JPS59140755A JP58014257A JP1425783A JPS59140755A JP S59140755 A JPS59140755 A JP S59140755A JP 58014257 A JP58014257 A JP 58014257A JP 1425783 A JP1425783 A JP 1425783A JP S59140755 A JPS59140755 A JP S59140755A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- period
- pit
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、データ信号をノ々イフエーズマークに変調し
て出力するノ々イフエーズマーク変調回路に関するもの
である。
て出力するノ々イフエーズマーク変調回路に関するもの
である。
背景技術
近年、電子技術の発達に伴なって、各種情報がディジタ
ル的に高密度で記録される傾向にある。例えばビデオテ
ープレコーダに於いては、音声信号をノξルスコード変
調した状態で磁気テープに記録することにょシ、音声信
号の音質を向上させることが行なわれている。この場合
、情報をパルスコード変調したままで磁気テープまたは
磁気ディスク等の記録媒体に記録すると、次に示す様な
問題が生ずる。
ル的に高密度で記録される傾向にある。例えばビデオテ
ープレコーダに於いては、音声信号をノξルスコード変
調した状態で磁気テープに記録することにょシ、音声信
号の音質を向上させることが行なわれている。この場合
、情報をパルスコード変調したままで磁気テープまたは
磁気ディスク等の記録媒体に記録すると、次に示す様な
問題が生ずる。
（Ａ） 同じ符号が連続した場合にはクロック成分の
取り出しが極めて困難になる。
取り出しが極めて困難になる。
（Ｂ） 符号の反転が激しい場合には、符号量干渉が
増加する。
増加する。
（０） ”１”の数と”０”゛の数の差が直流成分と
な広この直流成分が記録媒体駆動系を担当するサーブ系
に悪影響を与える。
な広この直流成分が記録媒体駆動系を担当するサーブ系
に悪影響を与える。
このような問題全解決するものとして、ノ々イフエーズ
マーク（Ｂｉ −Ｐｈａｓｅ−Ｍａｒｋ）と称される変
調方式が提案されている。そして、このノ々イフエーズ
マーク方式によシ変調された信号は、同期信号部とデー
タ信号部とから構成されており、同期信号部は１．５ビ
ツト毎に極性が反転する３ビツト構成の信号となっそい
る。ここで、同期信号はその直前に位置するデータ信号
の内容によってその極性が変化し、直前のデータ信号が
′１″であった場合には、第１図（ａ）に示す様にＴ′
から始まる信号となり、また直前のデータ信号が′０＃
であった場合には、第１図（ｂ）に示す様に”Ｈ″から
始まる信号となることを要件としている。次に、この同
期信号に続いて発生されるデータ信号は１ピツトを１単
位とする信号であって、ビット間に於いては必ず反転す
ることと、”１＃信号はビットの中央で反転し、“０”
信号はビットの中央で反転しないことを要件としている
。つま、！７、”Ｏ’倍信号表わす場合に、直前の信号
が“０＃の時には第２図（ａ）に示すようにな広直前の
信号が′１”の時には第２図（ｂ）に示すようになる。
マーク（Ｂｉ −Ｐｈａｓｅ−Ｍａｒｋ）と称される変
調方式が提案されている。そして、このノ々イフエーズ
マーク方式によシ変調された信号は、同期信号部とデー
タ信号部とから構成されており、同期信号部は１．５ビ
ツト毎に極性が反転する３ビツト構成の信号となっそい
る。ここで、同期信号はその直前に位置するデータ信号
の内容によってその極性が変化し、直前のデータ信号が
′１″であった場合には、第１図（ａ）に示す様にＴ′
から始まる信号となり、また直前のデータ信号が′０＃
であった場合には、第１図（ｂ）に示す様に”Ｈ″から
始まる信号となることを要件としている。次に、この同
期信号に続いて発生されるデータ信号は１ピツトを１単
位とする信号であって、ビット間に於いては必ず反転す
ることと、”１＃信号はビットの中央で反転し、“０”
信号はビットの中央で反転しないことを要件としている
。つま、！７、”Ｏ’倍信号表わす場合に、直前の信号
が“０＃の時には第２図（ａ）に示すようにな広直前の
信号が′１”の時には第２図（ｂ）に示すようになる。
また′１”信号を表わす場合に、直前の信号が′０＃の
時には第２図（Ｃ）に示すようになり、直前の信号が１
＃の時には第２図（ｄ）に示すようになる。そして、こ
の第２図（、）〜（ｄ）に示す状態に変調された信号は
、予め定められた１プルツク単位毎に°上記同期信号（
第１図（ａ）（ｂ） ）に続いて順次送フ出されるもの
である。
時には第２図（Ｃ）に示すようになり、直前の信号が１
＃の時には第２図（ｄ）に示すようになる。そして、こ
の第２図（、）〜（ｄ）に示す状態に変調された信号は
、予め定められた１プルツク単位毎に°上記同期信号（
第１図（ａ）（ｂ） ）に続いて順次送フ出されるもの
である。
しかしながら、上記ノ々イフエーズマーク変調は極めて
複雑な条件を満しながら高速処理を必要とする関係上、
その変調回路が極めて複雑でかつ高価なものとなってし
まう問題を有している。
複雑な条件を満しながら高速処理を必要とする関係上、
その変調回路が極めて複雑でかつ高価なものとなってし
まう問題を有している。
発明の開示
従って１本発明による目的は、構成が簡単でかつ安価に
製作することが出来るパイフェーズマーク変調回路を提
供することである。
製作することが出来るパイフェーズマーク変調回路を提
供することである。
このような目的を達成するために本発明によるノ々イフ
エーズマーク変調回路は、カウンタとゲート回路を特殊
な構成で組み合せることによって構成したものである。
エーズマーク変調回路は、カウンタとゲート回路を特殊
な構成で組み合せることによって構成したものである。
このように構成された回路に於いては′、マイクロコン
ピュータ等の特殊でかつ複雑・高価な回路を用いること
なくして、容易にかつ安価に構成することが出来る。ま
た本発明による回路に於いては、その動作が早いために
データ信号の高速処理が行なえる等の種々優れた効果を
有する。
ピュータ等の特殊でかつ複雑・高価な回路を用いること
なくして、容易にかつ安価に構成することが出来る。ま
た本発明による回路に於いては、その動作が早いために
データ信号の高速処理が行なえる等の種々優れた効果を
有する。
発明を実施するための最良の形態
第３図は本発明によるパイフェーズマーク変調回路の一
実施例を示す回路図である。同図に於いて１は予め定め
られたブロック毎に発生されるブロック同期信号によシ
リセットされてビット周期のイの周期を有するクロック
ツぞルスＣＰを３カウントする毎に１．５ビツト毎号Ｂ
を発生する第１カウンタであって、この１．５ビツト毎
号Ｂはブロック同期信号Ａとの一致を求めるアンドゲー
ト２を介して第１カウンタ１を再びリセットすることに
より３力ウント動作を順次繰υ返すように構成されてい
る。３はブロック同期信号Ａによりクリアされた後に、
１．５ピット信号Ｂｔ２カウントすることによシ同期信
号期間の終了を示す同期終了信号Ｃを発生する第２カウ
ンタであって、これら第１カウンタ１゜アンドゲート２
および第２カウンタ３は１．５ピット期間を示す１．５
ビット信号Ａと同期信号期間の終了を示す同期終了信号
Ｃ′ｔ−発生する同期信号発生制御回路４を構成してい
る。５は同期信号の発生期間を示す同期発生期間信号り
と非同期発生期間信号Ｅを発生するモード切換回路であ
って、ブロック同期信号Ａをリセット人力Ｓとしかつ同
期終了信号０をリセット入力πとするフリツプフロツゾ
回路６によって構成されている。７はクロックツぐルス
ＯＰを入力とするビットクロック発生回路であって、ク
ロックパルスｏｐ’６２分周してビットクロックパルス
Ｆを発生する２分周回路８と、ビットクロックパルスＦ
の立ち上りによりトリガされることにより各ビット周期
の開始時点を示すビット開始信号Ｇを発生する第１ワン
シヨツトマルチノ々イブレータ回路９ａと、インノ々−
タ１０．ヲ介して供給すれるピッドクロックパルスＦに
よジトリガされることによシ各ピット周期の中央部分を
示すビット中央信号Ｈを発生する第２ワンシヨツトマル
チノ々イブレータ回路９ｂとによって構成されている。
実施例を示す回路図である。同図に於いて１は予め定め
られたブロック毎に発生されるブロック同期信号によシ
リセットされてビット周期のイの周期を有するクロック
ツぞルスＣＰを３カウントする毎に１．５ビツト毎号Ｂ
を発生する第１カウンタであって、この１．５ビツト毎
号Ｂはブロック同期信号Ａとの一致を求めるアンドゲー
ト２を介して第１カウンタ１を再びリセットすることに
より３力ウント動作を順次繰υ返すように構成されてい
る。３はブロック同期信号Ａによりクリアされた後に、
１．５ピット信号Ｂｔ２カウントすることによシ同期信
号期間の終了を示す同期終了信号Ｃを発生する第２カウ
ンタであって、これら第１カウンタ１゜アンドゲート２
および第２カウンタ３は１．５ピット期間を示す１．５
ビット信号Ａと同期信号期間の終了を示す同期終了信号
Ｃ′ｔ−発生する同期信号発生制御回路４を構成してい
る。５は同期信号の発生期間を示す同期発生期間信号り
と非同期発生期間信号Ｅを発生するモード切換回路であ
って、ブロック同期信号Ａをリセット人力Ｓとしかつ同
期終了信号０をリセット入力πとするフリツプフロツゾ
回路６によって構成されている。７はクロックツぐルス
ＯＰを入力とするビットクロック発生回路であって、ク
ロックパルスｏｐ’６２分周してビットクロックパルス
Ｆを発生する２分周回路８と、ビットクロックパルスＦ
の立ち上りによりトリガされることにより各ビット周期
の開始時点を示すビット開始信号Ｇを発生する第１ワン
シヨツトマルチノ々イブレータ回路９ａと、インノ々−
タ１０．ヲ介して供給すれるピッドクロックパルスＦに
よジトリガされることによシ各ピット周期の中央部分を
示すビット中央信号Ｈを発生する第２ワンシヨツトマル
チノ々イブレータ回路９ｂとによって構成されている。
１１はビット開始信号Ｇと非同期信号発生期間信号Ｅと
を入力とするナントゲート、１２はナントゲート１１の
出力信号を反転することにより非同期発生期間ビット開
始信号工を発生するインバータ、１３はビット中央信号
Ｈと同期信号発生期間信号Ｅとを入力とするナントゲー
トであって、非同期発生期間ビット中央信号Ｊを発生す
る。そして、これらナンドゲー）１１．１３およびイン
バータ１２は第１論理回路１４全構成している。１５は
第２論理回路であって、非同期発生期間ビット中央信号
Ｊとインノ々−タ１６ｔ−介して供給されるデータ入力
信号にとを入力とするノアゲート１７とによって構成さ
れており、入力データ信号にの゛１″期間に於けるビッ
ト中央信号Ｊのみを入力データピット中央信号りとして
送出する。１８は第３論理回路であって、インノ々−夕
１９を介して供給される１、５ビット信号Ｂと同期発生
期間信号りと番人力とするナントゲート２０と、非同期
発生期間ビット開始信号工と入力データピット中央信号
Ｌｅ入力とするノアゲート２１と、ナントゲート２０の
出力信号とノアゲート２１の出力信号およびブロック同
期、信号人とを入力とすることにより反転位置信号Ｍを
発生するアンドゲート２２とによって構成されている５
２３は反転位置信号Ｍによｐ）リガされることによシ、
ノ々イフエーズマーク変調されたノ々イフエーズマーク
変調信号Ｎを発生するフリツプフロツゾ回路である。
を入力とするナントゲート、１２はナントゲート１１の
出力信号を反転することにより非同期発生期間ビット開
始信号工を発生するインバータ、１３はビット中央信号
Ｈと同期信号発生期間信号Ｅとを入力とするナントゲー
トであって、非同期発生期間ビット中央信号Ｊを発生す
る。そして、これらナンドゲー）１１．１３およびイン
バータ１２は第１論理回路１４全構成している。１５は
第２論理回路であって、非同期発生期間ビット中央信号
Ｊとインノ々−タ１６ｔ−介して供給されるデータ入力
信号にとを入力とするノアゲート１７とによって構成さ
れており、入力データ信号にの゛１″期間に於けるビッ
ト中央信号Ｊのみを入力データピット中央信号りとして
送出する。１８は第３論理回路であって、インノ々−夕
１９を介して供給される１、５ビット信号Ｂと同期発生
期間信号りと番人力とするナントゲート２０と、非同期
発生期間ビット開始信号工と入力データピット中央信号
Ｌｅ入力とするノアゲート２１と、ナントゲート２０の
出力信号とノアゲート２１の出力信号およびブロック同
期、信号人とを入力とすることにより反転位置信号Ｍを
発生するアンドゲート２２とによって構成されている５
２３は反転位置信号Ｍによｐ）リガされることによシ、
ノ々イフエーズマーク変調されたノ々イフエーズマーク
変調信号Ｎを発生するフリツプフロツゾ回路である。
このように構成されたノ々イフエーズマーク変調回路に
於いて、予め定められたブロック毎に第４図（ｂ）に示
す負極性のブロック同期信号入が供給されると、まず同
期信号発生駆動回路４の第１．第２カウンタ２，３クリ
アされるとともに、モード切換回路５の７リツプフロツ
プ回路６がセットされる。ここで、第１カウンタ１はク
リアされた後にクロックパルスＣＰを計数し、その計数
値例「３」に達すると負極性の１．５ビット信号Ｂを発
生する。そして、この１．５ビット信号Ｂはアンドゲー
ト２を介して第１カウンタ１自身をリセットすることか
ら、この第１カウンタ１から発生される１、５ビット信
号Ｂは第４図（Ｃ）に示す様に、リセット信号Ａの発生
時点からクロックパルスＣＰの３ノぞルス毎に発生し続
けられることになる。この場合、クロックパルスＯＰの
周期の２倍をデータ信号のビット周期としていることか
ら、１．５ビット信号Ｂはデータ信号のビット周期に対
して１．５倍の周期となる。このようにして発生された
１、５ビット信号Ｂは、第２カウンタ３に於いて計数さ
れ、この計数値が「２」に達すると同期信号の発生期間
である３ピット期間が終了したことを示す同期終了信号
Ｃが発生される。
於いて、予め定められたブロック毎に第４図（ｂ）に示
す負極性のブロック同期信号入が供給されると、まず同
期信号発生駆動回路４の第１．第２カウンタ２，３クリ
アされるとともに、モード切換回路５の７リツプフロツ
プ回路６がセットされる。ここで、第１カウンタ１はク
リアされた後にクロックパルスＣＰを計数し、その計数
値例「３」に達すると負極性の１．５ビット信号Ｂを発
生する。そして、この１．５ビット信号Ｂはアンドゲー
ト２を介して第１カウンタ１自身をリセットすることか
ら、この第１カウンタ１から発生される１、５ビット信
号Ｂは第４図（Ｃ）に示す様に、リセット信号Ａの発生
時点からクロックパルスＣＰの３ノぞルス毎に発生し続
けられることになる。この場合、クロックパルスＯＰの
周期の２倍をデータ信号のビット周期としていることか
ら、１．５ビット信号Ｂはデータ信号のビット周期に対
して１．５倍の周期となる。このようにして発生された
１、５ビット信号Ｂは、第２カウンタ３に於いて計数さ
れ、この計数値が「２」に達すると同期信号の発生期間
である３ピット期間が終了したことを示す同期終了信号
Ｃが発生される。
モード切換回路５のフリツプフロツゾ回路６はブロック
同期信号Ａによってセットされており、同期終了信号Ｃ
によってリセットされる。
同期信号Ａによってセットされており、同期終了信号Ｃ
によってリセットされる。
この結果、フリツプフロツゾ回路６のセット出力端Ｑか
らは、第４図（ｄ）に示すように同期信号の発生期間を
示す同期発生期間信号りが発生され、リセット出力端Ｑ
からは非同期発生期信号Ｅが第４図（ｅ）に示す様に発
生される。
らは、第４図（ｄ）に示すように同期信号の発生期間を
示す同期発生期間信号りが発生され、リセット出力端Ｑ
からは非同期発生期信号Ｅが第４図（ｅ）に示す様に発
生される。
−万、ピットクロック発生回路７全構成する２分周回路
８は、クロックパルスＯＰ′ｆｆ：＋ｉ次２分周するこ
とにより第４図（ｆ）に示すようにクロックパルスＯＰ
に対して２倍の周期を有するピットクロックパルスＦｉ
発生する。このピットクロックツぐルスＦは第１ワンシ
ヨツトマルチノ々イブレータ回路９ａに供給されること
により、その立ち上りにトリガされて第４図（Ｇ）に示
す幅の狭いビット開始信号Ｇが発生され□る。また、第
２ワンシヨツトマルチノ々イブレータ９ｂはインノ々−
タ１０ｅ介して供給されるビットクロックパルスＦの立
ち上９によりトリガされることにより、各ビットの中央
部分を示すビット中央信号Ｈが発生される。ビット開始
信号Ｇは第１論理回路１４を構成するナントゲート１１
に於いて非同期発生期間信号Ｅとの一致が求められ、更
にイン／々−夕１２に於いて反転されることにより非同
期発生期間ビット開始信号■として第４図（ｉ）に示す
ように出力される。また、ピット中央信号Ｈはナントゲ
ート１３に於いて非同期発生期間信号Ｅとの一致が求め
られることによ・ｐ、非同期発生期間ピット中央信号Ｊ
として第４図０）に示すように発生される。
８は、クロックパルスＯＰ′ｆｆ：＋ｉ次２分周するこ
とにより第４図（ｆ）に示すようにクロックパルスＯＰ
に対して２倍の周期を有するピットクロックパルスＦｉ
発生する。このピットクロックツぐルスＦは第１ワンシ
ヨツトマルチノ々イブレータ回路９ａに供給されること
により、その立ち上りにトリガされて第４図（Ｇ）に示
す幅の狭いビット開始信号Ｇが発生され□る。また、第
２ワンシヨツトマルチノ々イブレータ９ｂはインノ々−
タ１０ｅ介して供給されるビットクロックパルスＦの立
ち上９によりトリガされることにより、各ビットの中央
部分を示すビット中央信号Ｈが発生される。ビット開始
信号Ｇは第１論理回路１４を構成するナントゲート１１
に於いて非同期発生期間信号Ｅとの一致が求められ、更
にイン／々−夕１２に於いて反転されることにより非同
期発生期間ビット開始信号■として第４図（ｉ）に示す
ように出力される。また、ピット中央信号Ｈはナントゲ
ート１３に於いて非同期発生期間信号Ｅとの一致が求め
られることによ・ｐ、非同期発生期間ピット中央信号Ｊ
として第４図０）に示すように発生される。
−万、同期発生期間の終了後にピッドクロックパルスＦ
のピットレートに同期して５例えば第４図（ｋ）に示す
入力データＫが供給されると、この入力データには第２
論理回路１５を構成するインノ々−夕１６に於いて反転
された後に、ノアゲート１７に於いて非同期発生期ビッ
ト中央信号Ｊとの一致が求められることにより第４図（
１）に示す入力データビット中央信号りが発生される。
のピットレートに同期して５例えば第４図（ｋ）に示す
入力データＫが供給されると、この入力データには第２
論理回路１５を構成するインノ々−夕１６に於いて反転
された後に、ノアゲート１７に於いて非同期発生期ビッ
ト中央信号Ｊとの一致が求められることにより第４図（
１）に示す入力データビット中央信号りが発生される。
このようにして発生された入力データビット中央信号り
と非同期発生期間ピット開始信号工は。
と非同期発生期間ピット開始信号工は。
第２論理回路１８を構成するノアゲート２１を介して取
シ出され、１．５ビット信号Ｂを反転するインバータ１
９の出力信号と同期発生期間信号りとの一致がナントゲ
ート２０に於いて求められる。そして、このノアゲート
２１とナントゲート２０の出力信号とブロック同期信号
Ａの一致がアンドゲート２２に於いて求められることに
より、出力信号の反転位置信号Ｍが第４図６ｎ）に示す
ように発生される。このようにして発生された反転位置
信号Ｍは、フリツプフロツゾ回路２３をトリガすること
により、第４図（ｎｌに示すように反転位置信号Ｍの発
・生籾に反転する）々イフエーズマーク変調信号Ｎが発
生される。
シ出され、１．５ビット信号Ｂを反転するインバータ１
９の出力信号と同期発生期間信号りとの一致がナントゲ
ート２０に於いて求められる。そして、このノアゲート
２１とナントゲート２０の出力信号とブロック同期信号
Ａの一致がアンドゲート２２に於いて求められることに
より、出力信号の反転位置信号Ｍが第４図６ｎ）に示す
ように発生される。このようにして発生された反転位置
信号Ｍは、フリツプフロツゾ回路２３をトリガすること
により、第４図（ｎｌに示すように反転位置信号Ｍの発
・生籾に反転する）々イフエーズマーク変調信号Ｎが発
生される。
この場合、ノ々イフエーズマーク変調信号Ｎはその最初
の３ピット期間が同期信号部であって、第１図（ａ）
、 （ｂ）に於いて説明したように・その中央部として
の１．５ビット部分に於いて反転する信号となる。そし
て、この同期信号部に続く部分がデータ部であって、入
力データＡが１０”の場合には第２図（ａ） 、 （ｂ
）で述た様に、１ビット期間単位に反転する信号となり
、入力データ人が１″の場合には第２図（Ｃ） （ｄ）
で述た様に、１ビット期間の中央に於いて反転する信号
となる。
の３ピット期間が同期信号部であって、第１図（ａ）
、 （ｂ）に於いて説明したように・その中央部として
の１．５ビット部分に於いて反転する信号となる。そし
て、この同期信号部に続く部分がデータ部であって、入
力データＡが１０”の場合には第２図（ａ） 、 （ｂ
）で述た様に、１ビット期間単位に反転する信号となり
、入力データ人が１″の場合には第２図（Ｃ） （ｄ）
で述た様に、１ビット期間の中央に於いて反転する信号
となる。
このように構成された回路に於いては、マイクロプロセ
ッサ−等の複雑で高価な回路を用いることなく、簡単な
回路構成でノ々イフエーズマーク変調を容易にかつ高速
度で確実に行なうことが出来る。また、本発明に於いて
は、同期信号をも同時処理により発生することが出来る
ためにその処理が簡略化される。
ッサ−等の複雑で高価な回路を用いることなく、簡単な
回路構成でノ々イフエーズマーク変調を容易にかつ高速
度で確実に行なうことが出来る。また、本発明に於いて
は、同期信号をも同時処理により発生することが出来る
ためにその処理が簡略化される。
第１図（ａ） 、 （ｂ）および第２図（ａ）〜（ｄ）
はパイフエズマーク変調を説明するための波形図、第３
図は本発明によるパイフェーズマーク変調回路の一実施
例金示す回路図、第４図（ａ）〜（ｎ）は第３図に示す
回路の各部動作波形図である。 ４・・・同期信号発生駆動回路、５・・・ビット切換回
路、７・・・ピットクロック発生回路、１４．１５゜１
８・・・第１〜第３論理回路、２３・・・フリツゾ７０
ツブ回路。
はパイフエズマーク変調を説明するための波形図、第３
図は本発明によるパイフェーズマーク変調回路の一実施
例金示す回路図、第４図（ａ）〜（ｎ）は第３図に示す
回路の各部動作波形図である。 ４・・・同期信号発生駆動回路、５・・・ビット切換回
路、７・・・ピットクロック発生回路、１４．１５゜１
８・・・第１〜第３論理回路、２３・・・フリツゾ７０
ツブ回路。
Claims (1)
- （１）予め定められたブロック単位毎に発生されるブロ
ック同期信号の発生時点を基準としてクロックパルスの
３パルス毎に１．５ピット信号を発生するとともに、ブ
ロック同期信号の発生時点を基準としてクロックパルス
の６ノξルス期間を経過した時点に於いて同期終了信号
を発生する同期信号発生駆動回路と、前記リセット信号
の発生時点から前記同期終了信号の発生時点までの期間
を示す同期発生期間信号および同期発生期間以外の期間
を示す非同期発生期間信号を発生するモード切換回路と
、前記クロックパルスを２分周したピットクロック信号
の立ち上９および立ち下９時点に於いてピット開始信号
とピット中央信号を発生するピットクロック発生回路と
、前記非同期発生期間に於ける前記ピット開始信号を非
同期発生期間ピット開始信号として出力し、前記非同期
発生期間に於ける前記ピット中央信号を非同期発生期間
ピット中央信号として出力する第１論理回路と、前記ピ
ットクロック信号の１周期を１ピット信号期間として供
給される入力データの”１″信号と前記非同期発生期間
ピット中央信号との一致を求めることにより入力データ
ビット中央信号を発生する第２論理回路と、前記ブロッ
ク同期信号。 １．５ビット信号、非同期発生期間ビット開始信号およ
び入力データビット中央信号の論理和を求めることによ
り反転位置信号を発生する第３論理回路と、前記反転位
置信号が供給される毎に出力を反転してノさイフエーズ
マーク変調信号を送出するフリツゾフロツゾ回路とを備
えたことを特徴とするパイフェーズマーク変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014257A JPS59140755A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014257A JPS59140755A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140755A true JPS59140755A (ja) | 1984-08-13 |
| JPH0149068B2 JPH0149068B2 (ja) | 1989-10-23 |
Family
ID=11856033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014257A Granted JPS59140755A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140755A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
| JPS54143007A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Information transmission system |
-
1983
- 1983-01-31 JP JP58014257A patent/JPS59140755A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
| JPS54143007A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Information transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149068B2 (ja) | 1989-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880003238A (ko) | 클럭 재생 장치 | |
| US3247491A (en) | Synchronizing pulse generator | |
| JP2919380B2 (ja) | ディスク回転速度制御回路 | |
| US3865002A (en) | Automatic performance system for electronic instruments | |
| US4131920A (en) | Closed-clock writing system for a rotating magnetic memory | |
| JPS59140755A (ja) | バイフエ−ズマ−ク変調回路 | |
| JPH036694B2 (ja) | ||
| GB1447127A (en) | Apparatus for recovering data from a double frequency encoded signal train | |
| JPS59140756A (ja) | バイフエ−ズマ−ク変調回路 | |
| JPS5943860B2 (ja) | フレ−ム同期信号検出回路 | |
| US3961162A (en) | Method and apparatus for interrupting a device for a preselected interval of time | |
| JP2695037B2 (ja) | エラーパルス延伸回路 | |
| JP2819127B2 (ja) | 位相測定回路 | |
| SU1527638A1 (ru) | Устройство дл сопр жени ЭВМ со стереомагнитофоном | |
| JP2587556B2 (ja) | クロック再生回路 | |
| JPS5850611A (ja) | 磁気記録読取方式 | |
| SU964677A1 (ru) | Устройство дл считывани информации с магнитного носител | |
| SU678512A1 (ru) | Устройство дл воспроизведени цифровой информации | |
| KR910004670Y1 (ko) | 자기테이프상의 라이트 클럭 발생회로 | |
| JP2553072B2 (ja) | 同期回路 | |
| JPS60257616A (ja) | パルス発生回路 | |
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 | |
| JPS61258373A (ja) | 誤り検出装置 | |
| JPS61224181A (ja) | 同期クロツク信号取出し方法および装置 | |
| JPH0267814A (ja) | 電子スチルカメラの同期信号発生装置 |