JP3048959B2 - クロック信号生成回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光ディスクから再
生され、ＦＳＫ（Frequency Shift Keying：周波数偏移
キーイング）復調されたバイフェーズデータに同期した
クロック信号を生成するクロック信号生成回路に関する
ものである。

【０００２】

【従来の技術】従来、追記型光ディスク（ＣＤ−Ｗ
Ｏ）、光磁気ディスク（ＣＤ−ＭＯ）等の記録可能な光
ディスクＤＳには、図２に示すようにその記録領域に予
め僅かな振幅でうねっているトラックＴＲがスパイラル
状に形成されている。このトラックＴＲのうねりは、Ａ
ＴＩＰ (Absolute Time In Pregroove) データと呼ばれ
る絶対時間情報を表すものであり、22.05KHzを基本周波
数とし、その周波数はＡＴＩＰデータの１ビットに対応
する長さ（周波数44.1KHz の７周期分）毎にビットの内
容、即ちこのビットが「１」であるか「０」であるかに
応じて±１ＫＨｚ変化するようにＦＳＫ変調されてい
る。さらに、このＦＳＫ変調の際には、ＡＴＩＰデータ
の１ビットはバイフェーズ（Biphase ）データに変換さ
れ、「０」を「００」或いは「１１」の２ビット、
「１」を「０１」或いは「１０」の２ビットとした後、
ＦＳＫ変調される。

【０００３】また、バイフェーズデータは、１フレーム
が１定数（８４ビット）のビットを含み且つ所定の位置
に固定パターンのフレーム同期信号を備えたビット列か
らなる多数の連続したフレームで構成され、各フレーム
は周波数７５Ｈｚの周期で繰り返されている。

【０００４】一方、前述した記録可能な光ディスクに音
声、映像、パソコンなどのデータ等の情報を記録する場
合は、トラックのチャンネル数、プリエンファシスの有
無、トラックの番号、トラックの始まりからの時間、デ
ィスク最内周からの絶対時間等を表す制御情報、即ちサ
ブコードデータも同時に記録される。このサブコードデ
ータは、１フレームが一定数（９８ビット）のビット
（但し、１ビットに対応する単位長さはＡＴＩＰデータ
との場合とは異なる）を含み且つ所定の位置に固定パタ
ーンのフレーム同期信号を備えたビット列からなる多数
のフレームで構成され、各フレームは周波数７５Ｈｚの
周期で記録される。

【０００５】ここで、実際に光ディスクに情報を記録す
る場合には、ＡＴＩＰデータとサブコードデータとをフ
レーム同期させて記録しなければならないことが規格に
より定められているため、ＡＴＩＰデータを再生する必
要がある。このため、従来ＡＴＩＰデータを再生する際
には、図３に示すように前述したうねりを検出して、う
ねりの周期を有するアナログ信号（ウォブル信号）(wob
ble)として再生し、このアナログ信号の半周期毎にその
長さ（時間幅）を計測し、予め設定した固定されている
しきい値より長いか短いかを検出することにより、ＦＳ
Ｋ復調を行っていた。

【０００６】さらに、ＦＳＫ復調データからウォブル信
号の３．５周期で１ビットをなすバイフェーズデータ
（二値化信号）を再生すると共に、このバイフェーズデ
ータを基にバイフェーズクロック信号を生成し、これら
からＡＴＩＰデータを再生していた。

【０００７】

【発明が解決しようとする課題】しかしながら、再生さ
れたバイフェーズデータ（二値化信号）は、その１ビッ
トが正確にウォブル信号の３．５周期分にならないこと
が多々あり、安定したバイフェーズクロック信号を生成
することができず、生成されたバイフェーズクロック信
号がバイフェーズデータに同期しないことがあった。

【０００８】本発明の目的は上記の問題点に鑑み、ＦＳ
Ｋ復調によって得られた１ビットの長さが一定しない二
値化信号に同期したクロック信号を生成可能なクロック
信号生成回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するために、アナログ信号の半周期の７倍を１ビット
とする二値化信号により、所定の基準周波数を中心周波
数としてＦＳＫ変調された前記アナログ信号から復調さ
れた前記二値化信号と前記アナログ信号の半周期毎に出
力されるエッジパルス信号とを入力し、前記二値化信号
のビットに同期したクロック信号を生成するクロック信
号生成回路であって、前記二値化信号の立ち上がり及び
立ち下がりを検出するエッジ検出手段と、少なくとも３
ビットの２進値出力を有し、前記エッジパルス信号によ
って１０進値の１から７までを繰り返してカウントアッ
プすると共に、カウント値が１０進値で２乃至４の何れ
かであり且つ前記エッジ検出手段により前記二値化信号
の立ち上がり及び立ち下がりが検出されたときにはカウ
ントアップを１回分休止し、カウント値が１０進値で５
又は６であり且つ前記エッジ検出手段により前記二値化
信号の立ち上がりまたは立ち下がりが検出されたときに
は計数値を１０進値で＋２カウントアップする２進計数
手段とを備え、前記２進計数手段の最小ビットから３ビ
ット目の出力をクロック信号として出力するクロック信
号生成回路を提案する。

【００１０】該クロック信号生成回路によれば、前記２
進計数手段は前記エッジパルス信号によって１０進値の
１から７までを繰り返しカウントアップ動作する。前記
二値化信号の１ビットの時間幅は前記アナログ信号の半
周期の７倍の時間幅に相当しているので、前記２進計数
手段の最小ビットから３ビット目の出力が「０」から
「１」に変化する変化点、即ちクロック信号の立ち上が
りは前記二値化信号のビットのほぼ中央部に位置するこ
とになる。

【００１１】また、ＦＳＫ復調時に１ビットの時間幅が
誤って復調されることがある。例えば、１ビットの時間
幅が長くなり前記アナログ信号の半周期の８倍以上の時
間幅に復調されたり、或いは１ビットの時間幅が短くな
り前記アナログ信号の半周期の６倍以下の時間幅に復調
されたりすることがあるので、前記２進計数手段の３ビ
ット目の出力の「０」から「１」への変化点（前記クロ
ック信号の立ち上がり）が前記二値化信号のビットの中
央部からずれることがある。

【００１２】これを防止するために、前記２進計数手段
は、カウント値が１０進値で２乃至４の何れかであり且
つ前記エッジ検出手段により前記二値化信号の立ち上が
り及び立ち下がりが検出されたとき、即ち前記二値化信
号のビットの境が検出されたときにはカウントアップを
１回分休止し、前記クロック信号の立ち上がりを前記ア
ナログ信号の半周期分遅延させて、前記クロック信号の
立ち上がりを前記二値化信号のビットのほぼ中央部に位
置させる。

【００１３】さらに、カウント値が１０進値で５又は６
であり且つ前記エッジ検出手段により前記二値化信号の
立ち上がりまたは立ち下がりが検出されたときには計数
値を１０進値で＋２カウントアップし、前記クロック信
号の立ち上がりを前記アナログ信号の半周期分早めて、
前記クロック信号の立ち上がりを前記二値化信号のビッ
トのほぼ中央部に位置させる。

【００１４】これにより、前記２進計数手段の最小ビッ
トから３ビット目の出力が「０」から「１」に変化する
変化点、即ちクロック信号の立ち上がりは、常に前記二
値化信号のビットのほぼ中央部に位置するので、該クロ
ック信号の立ち上がりによって前記二値化信号のビット
をディジタル処理することができる。

【００１５】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は一実施形態におけるＦＳＫ
復調回路を示す構成図である。図において、１はクロッ
ク発生回路、２はエッジ検出回路、３はしきい値決定回
路、４は長短検出回路、５はフィルタ回路、６はバイフ
ェーズクロック生成回路である。

【００１６】クロック発生回路１は、復調回路全体で使
用する基準となるクロック信号(clk) を発生する。ここ
では、クロック信号(clk)の周波数は、光ディスクから
の通常の情報再生時における前記トラックのうねりの周
波数、即ちうねりの基本周波数22.05KHzの整数倍で前記
うねりの周波数変化を検出するのに十分な周波数、例え
ば8.4672MHz に設定されている。

【００１７】エッジ検出回路２は、図４に示すように、
光ディスクから再生されたサイン波形状のウォブル信号
(wobble)及びクロック信号clk を入力して、ウォブル信
号(wobble)の電圧レベルと基準電圧(Ｖth)とを比較し、
ウォブル信号(wobble)の立ち上がり及び立ち下がりを検
出し、ウォブル信号(wobble)の半周期毎に半周期パルス
信号(bothedg)を出力すると共に、ウォブル信号(wobbl
e)の３周期を１周期とする第１乃至第６のエッジパルス
信号(edg0〜edg5)を出力する。ここで、第１乃至第６の
エッジパルス信号(edg0〜edg5)は、半周期パルス信号(b
othedg)を３周期毎に抽出したものであり、これらはウ
ォブル信号(wobble)の半周期ずつずらして出力される。

【００１８】しきい値決定回路３は、図５に示すよう
に、計数回路３１、平均値算出回路３２、ラッチ回路３
３、補数生成回路３４から構成されている。

【００１９】計数回路３１は、第１のエッジパルス信号
(edg0)及びクロック信号(clk)を入力して、第１のエッ
ジパルス信号(edg0)の数を計数し、計数値が１２８にな
ったときに、正のパルス信号(pls128)と負のパルス信号
(/pls128)を出力すると共に、計数値をリセットして再
び計数を開始する。

【００２０】これにより、ウォブル信号(wobble)の３８
４周期毎に、計数回路３１からパルス信号(pls128,/pls
128)が出力される。

【００２１】平均値算出回路３２は、計数回路３１から
出力されるパルス信号(/pls128)とクロック信号(clk)を
入力し、パルス信号(/pls128)の１周期間に含まれるク
ロック信号(clk)のパルス数を計数すると共に、この計
数結果を１２８で除算して、ウォブル信号(wobble)の３
周期に含まれるクロック信号(clk)のパルス数の平均値
を算出する。この平均値は１１ビットの平均値データ(a
ve(0-10))として出力される。

【００２２】ラッチ回路３３は、平均値データ(ave(0-1
0))、パルス信号(pls128)及びクロック信号(clk)を入力
し、パルス信号(pls128)に同期して平均値データ(ave(0
-10))をラッチして、１１ビットのラッチデータ(lat(0-
10))として出力する。

【００２３】補数生成回路３４は、ラッチデータ(lat(0
-10))を入力して、この値の１の補数を生成して、１２
ビットの補数データ(load(0-11))として出力する。

【００２４】長短検出回路４は、図６に示すように、第
１乃至第６の計数回路４１〜４６及びＯＲ回路４７から
構成され、エッジパルス信号(edg(0-5))、補数データ(l
oad(0-11))及びクロック信号(clk)を入力して、長短信
号(longshort)を出力する。

【００２５】ここで、長短検出回路４は、第１乃至第６
のエッジパルス信号(edg(0-5))のそれぞれの１周期に含
まれるクロック信号(clk)のパルス数が前述した平均値
データ(ave(0-10))よりも大きいか小さいかを検出し
て、ウォブル信号(wobble)の半周期毎に第１乃至第６の
エッジパルス信号(edg(0-5))のそれぞれの結果を順次出
力するものである。

【００２６】第１乃至第６の計数回路４１〜４６のそれ
ぞれは、１２ビットのカウンタを備え、第１の計数回路
４１は、第１のエッジパルス信号(edg0)に同期して補数
データ(load(0-11))をカウンタにロードした後、この値
を初期値としてクロック信号(clk)のパルス数を計数
し、フルカウント、即ち１２ビットの全てが「１」とな
ったときに、カウンタのキャリー信号に基づいて出力信
号である第１の長短信号(longshort0)を、次にエッジパ
ルス信号(edg0)によって補数データ(load(0-11))がロー
ドされるまでの間ハイレベルとして出力する。

【００２７】第２の計数回路４２は、第２のエッジパル
ス信号(edg1)に同期して補数データ(load(0-11))をカウ
ンタにロードした後、この値を初期値としてクロック信
号(clk)のパルス数を計数し、フルカウントとなったと
きに、出力信号である第２の長短信号(longshort1)を、
次にエッジパルス信号(edg1)によって補数データ(load
(0-11))がロードされるまでの間ハイレベルとして出力
する。

【００２８】第３の計数回路４３は、第３のエッジパル
ス信号(edg2)に同期して補数データ(load(0-11))をカウ
ンタにロードした後、この値を初期値としてクロック信
号(clk)のパルス数を計数し、フルカウントとなったと
きに、出力信号である第３の長短信号(longshort2)をロ
ーレベルからハイレベルにし、次にエッジパルス信号(e
dg2)によって補数データ(load(0-11))がロードされるま
での間ハイレベルとして出力する。

【００２９】同様に、第４の計数回路４４は、第４のエ
ッジパルス信号(edg3)によって補数データ(load(0-11))
をカウンタにロードし、第４の長短信号(longshort3)を
出力し、第５の計数回路４５は、第５のエッジパルス信
号(edg4)によって補数データ(load(0-11))をカウンタに
ロードし、第５の長短信号(longshort4)を出力し、ま
た、第６の計数回路４６は、第６のエッジパルス信号(e
dg5)によって補数データ(load(0-11))をカウンタにロー
ドし、第６の長短信号(longshort5)を出力する。

【００３０】これら第１乃至第６の計数回路４１〜４６
から出力された長短信号(lonfshort(0-5))は、ＯＲ回路
４７に入力され、ＯＲ回路４７によって論理和されて、
長短信号(longshort)として出力される。

【００３１】これにより、ウォブル信号(wobble)の３周
期の時間幅が、前記平均値以上のときに長短信号(longs
hort)はハイレベルに、また平均値よりも小さいときに
ローレベルとなり、ＦＳＫ変調されたウォブル信号(wob
ble)からバイフェーズデータが復調される。

【００３２】フィルタ回路５は、長短検出回路４によっ
て復調されたバイフェーズデータ信号（長短信号(longs
hort)）に混じったノイズ成分をほぼ完全に除去するフ
ィルタ回路であり、長短信号(longhort)を半周期パルス
信号(bothedg)に同期して順次入力し、半周期パルス信
号(bothedg)の１周期分を１ビットとして連続する５ビ
ット分のビットパターンを、予め設定されている複数の
基準ビットパターンと比較して、これらが一致したとき
に、基準ビットパターン毎に設定されているレベルを有
する復調信号（二値化信号）(bidata)を出力する。

【００３３】ここで、前述の基準ビットパターンと出力
レベルは、予め実験によって求めたものをテーブル化し
て設定されているものであり、図７に示す３２種類が設
定されている。また、テーブル中の「ＬＳＢ」は５ビッ
ト中で最も古いlongshortデータを表し、「ＭＳＢ」は
５ビット中で最も新しいlongshortデータを表してい
る。さらに、「１」はハイレベルを表し、「０」はロー
レベルを表し、また「−」はそれまで出力していたレベ
ルのままとして出力することを表している。

【００３４】バイフェーズクロック生成回路６は、図８
に示すように、Ｄ型フリップフロップ601〜604、ＮＯＴ
回路605〜608、排他的論理和回路（以下、ＥＸＯＲ回路
と称する）609、４入力ＯＲ回路611、３入力ＯＲ回路61
2,613、２入力ＡＮＤ回路621〜625、３入力ＡＮＤ回路6
31〜634、４入力ＡＮＤ回路641から構成されている。

【００３５】フリップフロップ601〜604のクロック入力
端子Ｃにはクロック信号(clk)が入力され、チップイネ
ーブル端子ＣＥには半周期パルス信号(bothedg)が入力
されている。これにより、フリップフロップ601〜604
は、チップイネーブル端子ＣＥへの入力信号、即ち半周
期パルス信号(bothedg)がハイレベル（「１」）のとき
にクロック信号(clk)の立ち上がりでデータ入力端子Ｄ
に入力されているデータをラッチしてデータ出力端子Ｑ
に出力する。

【００３６】フリップフロップ601のデータ入力端子Ｄ
には復調信号（二値化信号）(bidata)が入力されてい
る。また、復調信号(bidata)はＥＸＯＲ回路609の一方
の入力端子に入力され、ＥＸＯＲ回路609の他方の入力
端子にはフリップフロップ601のデータ出力端子Ｑから
の出力信号が入力されている。これにより、ＥＸＯＲ回
路609は復調信号(bidata)の「０」から「１」への変化
点（立ち上がり）及び「１」から「０」への変化点（立
ち下がり）を検出してエッジパルス信号(bidedg)を出力
する。さらに、エッジパルス信号(bidedg)はＮＯＴ回路
605によって反転され反転エッジパルス信号(bidedg/)と
して出力される。

【００３７】フリップフロップ602は、データ入力端子
ＤにＯＲ回路611の出力信号を入力し、データ出力端子
Ｑから計数値の最小ビット信号(Ｑa)を出力する。さら
に、最小ビット信号(Ｑa)はＮＯＴ回路606によって反転
され、反転最小ビット信号(Ｑa/)として出力される。

【００３８】フリップフロップ603は、データ入力端子
ＤにＯＲ回路612の出力信号を入力し、データ出力端子
Ｑから計数値の最小ビットから２番目の２ＳＢ信号(Ｑ
b)を出力する。さらに、２ＳＢ信号(Ｑb)はＮＯＴ回路6
07によって反転され、反転２ＳＢ信号(Ｑb/)として出力
される。

【００３９】フリップフロップ604は、データ入力端子
ＤにＯＲ回路613の出力信号を入力し、データ出力端子
Ｑから計数値の最小ビットから３番目の３ＳＢ信号(Ｑ
c)を出力する。この３ＳＢ信号(Ｑc)は生成対象となる
バイフェーズクロック信号(biclk)として出力される。
さらに、３ＳＢ信号(Ｑc)はＮＯＴ回路608によって反転
され、反転３ＳＢ信号(Ｑc/)として出力される。

【００４０】ＯＲ回路611は、ＡＮＤ回路621,622,631,6
32の出力信号を入力し、これらを論理和した信号をフリ
ップフロップ602に出力する。

【００４１】ＯＲ回路612は、ＡＮＤ回路623,624,633の
出力信号を入力し、これらを論理和した信号をフリップ
フロップ603に出力する。

【００４２】ＯＲ回路613は、ＡＮＤ回路625,634,641の
出力信号を入力し、これらを論理和した信号フリップフ
ロップ604にを出力する。

【００４３】ＡＮＤ回路621は、反転最小ビット信号(Ｑ
a/)と反転エッジパルス信号(bidedg/)を入力してこれら
を論理積した信号をＯＲ回路611に出力する。

【００４４】ＡＮＤ回路622は、２ＳＢ信号(Ｑb)と３Ｓ
Ｂ信号(Ｑc)を入力し、これらを論理積した信号をＯＲ
回路611に出力する。

【００４５】ＡＮＤ回路631は、最小ビット信号(Ｑa)と
２ＳＢ信号(Ｑb)とエッジパルス信号(bidedg)を入力
し、これらを論理積した信号をＯＲ回路611に出力す
る。

【００４６】ＡＮＤ回路632は、最小ビット信号(Ｑa)と
３ＳＢ信号(Ｑc)とエッジパルス信号(bidedg)を入力
し、これらを論理積した信号をＯＲ回路611に出力す
る。

【００４７】ＡＮＤ回路623は、最小ビット信号(Ｑa)と
反転２ＳＢ信号(Ｑb/)を入力してこれらを論理積した信
号をＯＲ回路612に出力する。

【００４８】ＡＮＤ回路624は、反転３ＳＢ信号(Ｑc/)
とエッジパルス信号(bidedg)を入力してこれらを論理積
した信号をＯＲ回路612に出力する。

【００４９】ＡＮＤ回路633は、反転最小ビット信号(Ｑ
a/)と２ＳＢ信号(Ｑb)と反転エッジパルス信号(bidedg
/)を入力してこれらを論理積した信号をＯＲ回路612に
出力する。

【００５０】ＡＮＤ回路625は、反転２ＳＢ信号(Ｑb/)
と３ＳＢ信号(Ｑc)を入力してこれらを論理積した信号
をＯＲ回路613に出力する。

【００５１】ＡＮＤ回路634は、反転最小ビット信号(Ｑ
a/)と３ＳＢ信号(Ｑc)と反転エッジパルス信号(bidedg
/)を入力してこれらを論理積した信号をＯＲ回路613に
出力する。

【００５２】ＡＮＤ回路641は、最小ビット信号(Ｑa)と
２ＳＢ信号(Ｑb)と反転３ＳＢ信号(Ｑc/)と反転エッジ
パルス信号(bidedg/)を入力してこれらを論理積した信
号をＯＲ回路613に出力する。

【００５３】ここで、バイフェーズクロック生成回路６
において、フリップフロップ601、ＥＸＯＲ回路609、及
びＮＯＴ回路605によってエッジ検出手段６１が構成さ
れ、フリップフロップ602,603,604、ＮＯＴ回路606,60
7,608、４入力ＯＲ回路611、３入力ＯＲ回路612,613、
２入力ＡＮＤ回路621〜625、３入力ＡＮＤ回路631〜63
4、及び４入力ＡＮＤ回路641から２進計数手段６２が構
成されている。

【００５４】また、２進計数手段６２の動作は、図９に
示す真理値表によって表される。即ち、２進計数手段６
２は、半周期パルス信号(bothedg)によってカウントア
ップすると共に、１０進値の１から７までを繰り返して
カウントする。

【００５５】さらに、２進計数手段６２は、図１０に示
すように、カウント値が１０進値で２乃至４の何れかで
あり且つエッジ検出手段６１によって復調信号（二値化
信号）(bidata)の立ち上がり及び立ち下がりが検出され
たときにはカウントアップを１回分休止し、またカウン
ト値が１０進値で５又は６であり且つエッジ検出手段６
１によって復調信号（二値化信号）(bidata)の立ち上が
りまたは立ち下がりが検出されたときには計数値を１０
進値で＋２カウントアップするという特殊なバイナリカ
ウンタとして動作するように設計されている。

【００５６】次に、前述の構成よりなるＦＳＫ復調回路
の動作を説明する。３．５周期を１ビットとする二値化
信号（バイフェーズデータ）によってＦＳＫ変調された
ウォブル信号(wobble)は、３．５周期を単位として周期
が変化し、バイフェーズデータに対応して１周期分の時
間幅が二通りに変化する。

【００５７】このウォブル信号(wobble)からバイフェー
ズデータを復調する際、エッジ検出回路２によって生成
された第１乃至第６のエッジパルス信号に基づいて、長
短検出回路４によってウォブル信号(wobble)の連続する
３周期分の時間幅が、ウォブル信号(wobble)の半周期毎
に比較基準となる時間幅と比較されて、長短信号(longs
hort)が出力され、ハイレベルとローレベルを有する二
値化信号のバイフェーズデータが復調される。

【００５８】また、前記３周期分の比較基準となる時間
幅はしきい値決定回路３によってリアルタイムに決定さ
れる。即ち、しきい値決定回路３は、３周期の１２８倍
の３８４周期の実時間幅を３周期毎に計測すると共に、
該時間幅からウォブル信号(wobble)の３周期分の時間幅
の平均値を算出し、３周期毎に該平均値を前記３周期分
の基準時間幅として長短検出回路に出力している。

【００５９】これにより、長短検出回路４は、リアルタ
イムに検出された基準時間幅を用いて、正確に安定して
バイフェーズデータの二値化信号（長短信号(longshor
t)）を復調することができる。また、１ＡＴＩＰフレー
ムに近い３８４周期分の時間幅から３周期の時間幅の平
均値を算出しているので、光ディスクの偏芯や面振れ等
の回転による影響を緩和することができると共に、誤差
の影響を低減することができる。

【００６０】さらに、長短検出回路４によって復調され
たバイフェーズデータ（長短信号(longshort)）がノイ
ズの影響を受けている場合には、フィルタ回路５によっ
てノイズの影響が除去される。

【００６１】また、ＦＳＫ復調時に１ビットの時間幅が
誤って復調されることがある。例えば、図１１のタイミ
ングチャートに示すように、１ビットの時間幅が長くな
り前記アナログ信号の半周期の８倍以上の時間幅に復調
されたり、或いは１ビットの時間幅が短くなり前記アナ
ログ信号の半周期の６倍以下の時間幅に復調されたりす
ることがあるので、２進計数手段６２の３ＳＢ信号(Ｑ
c)の「０」から「１」への変化点（バイフェーズクロッ
ク信号(biclk)の立ち上がり）が復調信号（二値化信
号）(bidata)のビットの中央部からずれることがある。

【００６２】これを防止するために、バイフェーズクロ
ック生成回路６の２進計数手段６２は、カウント値が１
０進値で２乃至４の何れかであり且つ前記エッジ検出手
段により前記二値化信号の立ち上がり及び立ち下がりが
検出されたとき、即ち復調信号(bidata)のビットの境が
検出されたときにはカウントアップを１回分休止し、バ
イフェーズクロック信号(biclk)の立ち上がりを半周期
パルス信号(bothedg)の１周期分（ウォブル（アナロ
グ）信号の半周期分）遅延させて、バイフェーズクロッ
ク信号(biclk)の立ち上がりを復調信号(bidata)のビッ
トのほぼ中央部に位置させている。

【００６３】さらに、カウント値が１０進値で５又は６
であり且つエッジ検出手段６１により復調信号(bidata)
の立ち上がりまたは立ち下がりが検出されたときには計
数値を１０進値で＋２カウントアップし、バイフェーズ
クロック信号(biclk)の立ち上がりを半周期パルス信号
(bothedg)の１周期分（ウォブル（アナログ）信号の半
周期分）早めて、バイフェーズクロック信号(biclk)の
立ち上がりを復調信号(bidata)のビットのほぼ中央部に
位置させている。

【００６４】これにより、２進計数手段６２の３ＳＢ信
号(Ｑc)（最小ビットから３ビット目）の出力が「０」
から「１」に変化する変化点、即ちバイフェーズクロッ
ク信号(biclk)の立ち上がりは、常に復調信号（二値化
信号）(bidata)のビットのほぼ中央部に位置するので、
バイフェーズクロック信号(biclk)の立ち上がりによっ
て復調信号（二値化信号）(bidata)のビットをディジタ
ル処理することができる。

【００６５】尚、前述のバイフェーズクロック生成回路
６では、２進計数手段６２のカウント値とエッジ検出手
段６１から出力されるエッジパルス信号(bidedg)に基づ
いてカウント値の更新値を制御している。このため、制
御結果がバイフェーズクロック信号(biclk)の立ち上が
り位置に反映されるのは、復調信号(bidata)において１
ビット分遅れる。従って、バイフェーズクロック信号(b
iclk)は、復調信号(bidata)のビットデータの出方の傾
向、即ち全体的に早めに出ている、或いは遅めに出てい
る等の傾向には追従するものの、エラーを起こす可能性
もある。これを防止するためには、復調信号(bidata)を
１ビット分、即ちウォブル信号(wobble)の３．５周期分
遅延する事が望ましい。

【００６６】

【発明の効果】以上説明したように本発明によれば、再
生されたバイフェーズデータ（二値化信号）の１ビット
が正確にアナログ信号の３．５周期分にならなくても、
前記二値化信号に同期した安定したクロック信号を生成
することができる。このクロック信号により、前記二値
化信号のビットをディジタル処理することができ、安定
したＡＴＩＰデータの復調が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるＦＳＫ復調回路を
示す構成図

【図２】光ディスクに形成されているトラックを説明す
る図

【図３】ＦＳＫ変調されたアナログ信号を示す波形図

【図４】本発明の一実施形態におけるエッジ検出回路の
出力信号を説明するタイミングチャート

【図５】本発明の一実施形態におけるしきい値決定回路
を示す構成図

【図６】本発明の一実施形態における長短検出回路を示
す構成図

【図７】本発明の一実施形態におけるフィルタ回路に設
定されたビットパターンテーブルを示す図

【図８】本発明の一実施形態におけるバイフェーズクロ
ック生成回路を示す構成図

【図９】本発明の一実施形態における２進計数手段の動
作を説明する真理値表を示す図

【図１０】本発明の一実施形態における２進計数手段の
動作を説明する図

【図１１】本発明の一実施形態における２進計数手段の
動作を説明するタイミングチャート

【符号の説明】

１…クロック発生回路、２…エッジ検出回路、３…しき
い値決定回路、３１…計数回路、３２…平均値算出回
路、３３…ラッチ回路、３４…補数生成回路、４…長短
検出回路、４１〜４６…計数回路、４７…ＯＲ回路、５
…フィルタ回路、６…バイフェーズクロック生成回路、
６１…エッジ検出手段、６２…２進計数手段、601〜604
…Ｄ型フリップフロップ、605〜608…ＮＯＴ回路、609
…排他的論理和回路（ＥＸＯＲ回路）、611…４入力Ｏ
Ｒ回路、612,613…３入力ＯＲ回路、621〜625…２入力
ＡＮＤ回路、631〜634…３入力ＡＮＤ回路、641…４入
力ＡＮＤ回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ信号の半周期の７倍を１ビット
   とする二値化信号により、所定の基準周波数を中心周波
   数としてＦＳＫ変調された前記アナログ信号から復調さ
   れた前記二値化信号と前記アナログ信号の半周期毎に出
   力されるエッジパルス信号とを入力し、前記二値化信号
   のビットに同期したクロック信号を生成するクロック信
   号生成回路であって、 前記二値化信号の立ち上がり及び立ち下がりを検出する
   エッジ検出手段と、少なくとも３ビットの２進値出力を
   有し、前記エッジパルス信号によって１０進値の１から
   ７までを繰り返してカウントアップすると共に、カウン
   ト値が１０進値で２乃至４の何れかであり且つ前記エッ
   ジ検出手段により前記二値化信号の立ち上がり及び立ち
   下がりが検出されたときにはカウントアップを１回分休
   止し、カウント値が１０進値で５又は６であり且つ前記
   エッジ検出手段により前記二値化信号の立ち上がりまた
   は立ち下がりが検出されたときには計数値を１０進値で
   ＋２カウントアップする２進計数手段とを備え、 前記２進計数手段の最小ビットから３ビット目の出力を
   クロック信号として出力することを特徴とするクロック
   信号生成回路。