JPH06188925A - Ｆｓｋ復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル回路と混在可能なＦＳＫ復調回路
を提供すること。 【構成】 ＦＳＫ復調対象となるアナログ信号Ａの半周
期にパルス信号Ｅを生成し、該半周期に含まれるマスタ
ークロック信号ＣＫの数をカウンタ１６，１７によって
計数すると共に、該計数値がＦＳＫ変調の基準周波数の
半周期に含まれるマスタークロック信号ＣＫの数に達し
た際にリップルキャリー信号ＲＣＰを出力し、パルス信
号Ｅによって信号ＲＣＰをＤフリップフロップ１８にラ
ッチすることによりＦＳＫ復調した二値化信号Ｆを得
る。 【効果】 簡単なディジタル回路で構成することがで
き、他のディジタル回路と混在させてもノイズの影響を
受けにくく、正確な復調を行うことができると共に、他
のディジタル回路と共に集積化も可能となり、余分なス
ペースを必要としないので、装置を小型に形成すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＳＫ（Frequency Sh
ift Keying：周波数偏移キーイング）復調回路に関する
ものである。

【０００２】

【従来の技術】追記型光ディスク（ＣＤ−ＷＯ）、光磁
気ディスク（ＣＤ−ＭＯ）等の記録可能な光ディスク１
には、図２に示すようにその記録領域に予め僅かな振幅
でうねっているトラック２がスパイラル状に形成されて
いる。このトラックのうねりは、ＡＴＩＰ (Absolute T
ime In Pregroove) データと呼ばれる絶対時間情報を表
すものであり、22.05KHzを基本周波数とし、その周波数
はＡＴＩＰデータの１ビットに対応する長さ（周波数4
4.1KHz の７周期分）毎にビットの内容、即ちこのビッ
トが「１」であるか「０」であるかに応じて±１ＫＨｚ
変化するようにＦＳＫ変調されている。

【０００３】また、ＡＴＩＰデータは、１フレームが１
定数（８４ビット）のビットを含み且つ所定の位置に固
定パターンのフレーム同期信号を備えたビット列からな
る多数の連続したフレームで構成され、各フレームは周
波数７５Ｈｚの周期で繰り返されている。

【０００４】一方、前述した記録可能な光ディスクに音
声、映像等の情報を記録する場合は、曲のチャンネル
数、プリエンファシスの有無、曲の番号、曲の始まりか
らの時間、ディスク最内周からの絶対時間等を表す制御
情報、即ちサブコードデータも同時に記録される。この
サブコードデータは、１フレームが一定数（９８ビッ
ト）のビット（但し、１ビットに対応する単位長さはＡ
ＴＩＰデータとの場合とは異なる）を含み且つ所定の位
置に固定パターンのフレーム同期信号を備えたビット列
からなる多数のフレームで構成され、各フレームは周波
数７５Ｈｚの周期で記録される。

【０００５】ここで、実際に光ディスクに情報を記録す
る場合には、ＡＴＩＰデータとサブコードデータとをフ
レーム同期させて記録しなければならないことが規格に
より定められているため、ＡＴＩＰデータを再生する必
要がある。このため、従来ＡＴＩＰデータを再生する際
には、図３に示すように前述したうねりを検出して、う
ねりの周期を有するアナログ信号（ウォブル信号）Ａと
して再生し、アナログＰＬＬ回路等を用いたＦＳＫ復調
回路によって復調を行っていた。

【０００６】

【発明が解決しようとする課題】しかしながら、ＦＳＫ
復調回路としてアナログＰＬＬ回路を用いた場合、他の
回路がディジタル回路によって構成されているので、こ
れらから発生するノイズ等の影響を避ける為に独立して
構成しなければならず、余分なスペースを必要とし、装
置の小型化が図れなかった。さらに、ノイズの影響を受
け易いので、ＡＴＩＰデータを正確に再生できないこと
もあった。

【０００７】本発明の目的は上記の問題点に鑑み、ディ
ジタル回路と混在可能なＦＳＫ復調回路を提供すること
にある。

【０００８】

【課題を解決するための手段】本発明は上記の目的を達
成するために、二値化信号により所定の基準周波数を中
心周波数としてＦＳＫ変調されたアナログ信号を復調し
て前記二値化信号を出力するＦＳＫ復調回路において、
前記ＦＳＫ変調されたアナログ信号のレベルと所定のし
きい値レベルとを比較し、これらの大小関係に対応して
前記アナログ信号の半周期毎に出力信号を第１のレベル
又は該第１のレベルとは異なる第２のレベルに変化させ
る第１の比較回路と、前記基準周波数の整数倍となる所
定周波数のマスタークロック信号を発生する発振回路
と、前記第１の比較回路から出力される信号が前記第１
のレベルから第２のレベルへ変化するレベル変化点、及
び第２のレベルから第１のレベルへ変化するレベル変化
点を検出するエッジ検出回路と、前記エッジ検出回路に
よってレベル変化点が検出された時点から前記マスター
クロック信号の数を計数する計数回路と、前記基準周波
数における半周期に対応した前記計数回路の計数値を比
較基準値とし、該比較基準値と前記計数回路の計数値と
を比較する第２の比較回路と、前記エッジ検出回路によ
ってレベル変化点が検出された時点に、前記第２の比較
回路の比較結果に基づいて、出力する二値化信号の値を
変化させる二値化信号出力回路とを備えたＦＳＫ復調回
路を提案する。

【０００９】

【作用】本発明によれば、発振回路によって復調対象と
なるＦＳＫ変調における基準周波数の整数倍となる所定
周波数のマスタークロック信号が発生され、復調対象と
なるＦＳＫ変調されたアナログ信号のレベルは、第１の
比較回路によって所定のしきい値レベルと比較され、該
第１の比較回路からはこれらのレベルの大小関係に対応
して第１のレベル又は該第１のレベルとは異なる第２の
レベルの信号が前記アナログ信号の半周期毎に変化して
出力される。また、エッジ検出回路によって、前記第１
の比較回路から出力される信号が前記第１のレベルから
第２のレベルへ変化するレベル変化点、及び第２のレベ
ルから第１のレベルへ変化するレベル変化点が検出さ
れ、該エッジ検出回路によってレベル変化点が検出され
た時点から、計数回路によって前記マスタークロック信
号の数が計数される。さらに、第２の比較回路によっ
て、前記基準周波数における半周期に対応した前記計数
回路の計数値を比較基準値として、該比較基準値と前記
計数回路の計数値とが比較される。これにより、ＦＳＫ
変調における周波数のシフト方向、即ち前記アナログ信
号の周波数が前記基準周波数に対して増加しているか或
いは減少しているかが検出される。また、前記エッジ検
出回路によってレベル変化点が検出された時点に、二値
化信号出力回路によって、前記第２の比較回路の比較結
果に基づく値の二値化信号が出力され、ＦＳＫ復調が完
了する。

【００１０】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は一実施例のＦＳＫ復調回路を示す回路図
である。図において、１０は方形波のマスタークロック
信号ＣＫを発生する発振回路、１１は演算増幅器からな
る比較器、１２ａ，１２ｂはＤフリップフロップ、１３
ａ，１３ｂはＮＯＴ回路、１４は排他的論理和回路（以
下、ＥＸＯＲ回路と称する）、１５は複数のスイッチ１
５ａ〜１５ｈからなるディップスイッチ、１６，１７は
例えば周知の７４ＨＣ１６３等からなるカウンタ、１８
はチップイネーブル端子付きのＤフリップフロップであ
る。

【００１１】比較器１１の非反転入力端子には復調対象
となるＦＳＫ変調されたアナログ信号（以下、ウォブル
信号と称する）Ａが入力され、反転入力端子にはウォブ
ル信号Ａのレベルの極大値と極小値の中間値のレベルの
しきい値電圧Ｖthが印加されている。また、比較器１１
の出力はＤフリップフロップ１２ａの入力端子に接続さ
れ、Ｄフリップフロップ１２ａの出力端子はＥＸＯＲ回
路１４の一方の入力端子とＤフリップフロップ１２ｂの
入力端子に接続されている。Ｄフリップフロップ１２ｂ
の出力端子はＮＯＴ回路１３ａを介してＥＸＯＲ回路１
４の他方の入力端子に接続され、Ｄフリップフロップ１
２ａ，１２ｂのクロック信号入力端子ＣＬＫにはマスタ
ークロック信号ＣＫが入力されている。

【００１２】カウンタ１６，１７のそれぞれのデータ入
力端子Ｄａ〜Ｄｄは対応するディップスイッチ１５ａ〜
１５ｈの一端に接続されると共に、図示せぬ抵抗器を介
してプルアップされている。また、ディップスイッチ１
５ａ〜１５ｈの他端は接地されている。さらに、カウン
タ１６，１７は直列接続されてマスタークロック信号Ｃ
Ｋによってカウントを行い、ＥＸＯＲ回路１４の出力信
号がローレベルのときに入力端子Ｄａ〜Ｄｄのデータを
ロードするようになっている。即ち、カウンタ１６，１
７のクロック入力端子にはマスタークロック信号ＣＫ
が、またロード信号入力端子ＬＤにはＥＸＯＲ回路１４
の出力信号Ｅがそれぞれ入力され、カウンタ１６のリッ
プルキャリー出力端子ＲＣはカウンタ１７の一方のイネ
ーブル端子ＥＴに接続されている。さらに、カウンタ１
６の一方のイネーブル端子ＥＴはハイレベルにプルアッ
プされ、カウンタ１６，１７の他方のイネーブル端子Ｅ
ＰはＮＯＴ回路１３ｂを介してカウンタ１７のリップル
キャリー出力端子ＲＣに接続されている。

【００１３】Ｄフリップフロップ１８のデータ入力端子
はカウンタ１７のリップルキャリー出力端子ＲＣに接続
されると共に、チップイネーブル端子ＣＥにはＥＸＯＲ
回路１４の出力信号Ｅが、またクロック信号入力端子Ｃ
ＬＫにはマスタークロック信号ＣＫがそれぞれ入力され
ている。

【００１４】次に、前述した構成よりなる本実施例の動
作を図４に示すタイミングチャートに基づいて説明す
る。ここでは、従来例で述べたように光ディスクに形成
されたトラックからＡＴＩＰデータを再生する過程にお
けるＦＳＫ復調について説明する。この場合、発振器１
０から出力されるマスタークロック信号ＣＫの周波数
は、光ディスクからの通常の情報再生時における前記ト
ラックのうねりの周波数、即ち22.05KHzの整数倍で前記
うねりの周波数変化を検出するのに十分な周波数、例え
ば8.4672MHz に設定されている。

【００１５】比較器１１に入力されたるウォブル信号Ａ
は、光ディスクに形成されたトラックから光ピックアッ
プ（図示せず）介して得られたもので、前記トラックの
うねりの周波数を有し、ＦＳＫ変調されている。このウ
ォブル信号Ａの電圧Ｖａは、比較器１１によってしきい
値電圧Ｖthと比較され、電圧Ｖａの値が電圧Ｖthの値よ
りも大きいときに比較器１１の出力信号Ｂはハイレベル
となり、小さいときにローレベルとなり、比較器１１の
出力信号Ｂはウォブル信号Ａの半周期毎に反転する。

【００１６】比較器１１から出力された信号Ｂは、Ｄフ
リップフロップ１２ａによってマスタークロック信号Ｃ
Ｋに同期を取られた信号Ｃとされた後、信号ＣはＤフリ
ップフロップ１２ｂによって１クロック分遅延された信
号Ｄとされる。信号Ｄは、ＮＯＴ回路１３によって反転
され、信号Ｄ’とされてＥＸＯＲ回路１４に入力され
る。ＥＸＯＲ回路１４によって、信号Ｃと信号Ｄ’とが
排他的論理和され信号Ｅが出力される。これにより信号
Ｂのエッジ点、即ちハイレベルからローレベルへの変化
点及びローレベルからハイレベルへの変化点の双方が検
出され、検出された際にマスタークロック信号ＣＫに同
期した１クロック幅の負のパルス信号Ｅが出力される。

【００１７】パルス信号Ｅが出力されると、このパルス
信号Ｅによってカウンタ１６，１７のそれぞれには、デ
ィップスイッチ１５ａ〜１５ｈに設定されたデータがロ
ードされる。ここで、ディップスイッチ１５ａ〜１５ｈ
には、前述したトラックのうねりにおける基準周波数の
半周期に含まれるマスタークロック信号ＣＫの数の補数
が設定されている。即ち、基準周波数は22.05KHz、マス
タークロック信号ＣＫの周波数は8.4672MHz であるか
ら、基準周波数の半周期に含まれるマスタークロック信
号ＣＫの数は次式に示すように１９２となる。

【００１８】(8.4672×10⁶)÷(22.05×10³)÷2=192 また、カウンタ１６，１７のカウント数が１９２以上に
なったときにカウンタ１７のリップルキャリー出力端子
ＲＣからハイレベルのパルス信号が出力されるようにす
るために、ディップスイッチ１５ａ〜１５ｈには、この
補数である６３が２進数で設定されている。即ち、下位
６ビットのディップスイッチ１５ａ〜１５ｆがオフに、
また上位２ビットのディップスイッチ１５ｇ，１５ｈが
オンにそれぞれ設定されている。

【００１９】パルス信号Ｅによってカウンタ１６，１７
のそれぞれに初期値が設定された後、カウンタ１６，１
７のカウントが進み、前記うねりの基準周波数の半周期
分以上のカウント値になると正のパルス信号からなるリ
ップルキャリー信号ＲＣＰが出力され、ＥＸＯＲ回路１
４から次のパルス信号Ｅが出力され、Ｄフリップフロッ
プ１８のチップイネーブル端子ＣＥにローレベルの信号
が入力されたときに、リップルキャリー信号ＲＣＰの
値、即ちハイレベル又はローレベルがＤフリップフロッ
プ１８にラッチされ、この値を持つ二値化信号Ｆが出力
される。従って、ウォブル信号Ａの半周期の長さが前記
基準周波数22.05KHzの半周期以上のときは半周期遅れて
Ｄフリップフロップ１８からハイレベルの信号Ｆが出力
され、ウォブル信号Ａの半周期の長さが前記基準周波数
22.05KHzの半周期よりも短いときは半周期遅れてＤフリ
ップフロップ１８からローレベルの信号Ｆが出力され
る。これによりＦＳＫ復調が行われる。

【００２０】ここで、リップルキャリー信号ＲＣＰは、
次のパルス信号Ｅが出力されるまでハイレベルに維持さ
れるので、ＦＳＫ変調の周波数変化によるパルス信号Ｅ
の出力時間の変動、即ちリップルキャリー信号ＲＣＰが
ハイレベルになった時点からパルス信号Ｅが出力される
までの間の時間の変動に対して十分に対応することがで
きる。

【００２１】前述したように本実施例によれば、ＦＳＫ
復調回路を簡単なディジタル回路で構成したので、他の
ディジタル回路と混在させてもノイズの影響を受けにく
く、またＦＳＫ変調されたウォブル信号Ａの半周期毎に
周期の長さを基準値を比較しているので正確な復調を行
うことができる。さらに、他のディジタル回路と共に集
積化も可能となり、余分なスペースを必要としないの
で、装置を小型に形成することができる。

【００２２】また、光ディスクの回転数を変えて情報処
理を行う場合には、この回転数に対応して、即ち回転数
の変化による前記うねりの周波数の変化に対応してマス
タークロック信号ＣＫの周波数を変えれば良い。例え
ば、光ディスクの回転数を２倍にして情報処理を行うと
きは、マスタークロック信号ＣＫの周波数も２倍にすれ
ば良い。このようなマスタークロック信号ＣＫの周波数
切替は、さらに高周波の発振器及び分周器等を用いれば
容易に行えることである。

【００２３】尚、本実施例の回路構成は一例でありこれ
に限定されることはない。例えば、本実施例では、ウォ
ブル信号Ａの半周期に含まれるマスタークロック信号Ｃ
Ｋの数の計数機能と、この計数値と「１９２」という基
準値との比較機能をカウンタ１６，１７に持たせたが、
カウンタ１６，１７とは別に比較回路を設けて、この比
較回路によってカウンタ１６，１７の計数値と基準値と
を比較するようにしても良い。

【００２４】

【発明の効果】以上説明したように本発明によれば、Ｆ
ＳＫ復調対象となるアナログ信号の半周期に含まれるマ
スタークロック信号の数をカウンタ回路によって計数す
ると共に、該計数値とＦＳＫ変調の基準周波数の半周期
に含まれる前記マスタークロック信号の数とを第２の比
較回路によってディジタル比較し、該比較結果に基づい
て前記アナログ信号の周波数の増減を識別してＦＳＫ復
調しているので、簡単なディジタル回路で構成すること
ができ、他のディジタル回路と混在させてもノイズの影
響を受けにくく、正確な復調を行うことができる。さら
に、他のディジタル回路と共に集積化も可能となり、余
分なスペースを必要としないので、装置を小型に形成す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図

【図２】光ディスクに形成されているトラックを説明す
る図

【図３】ＦＳＫ変調されたアナログ信号を示す波形図

【図４】本発明の一実施例の動作を説明するタイミング
チャート

【符号の説明】 １０…発振器、１１…比較器、１２ａ，１２ｂ…Ｄフリ
ップフロップ、１３ａ，１３ｂ…ＮＯＴ回路、１４…排
他的論理和回路、１５…ディップスイッチ、１６，１７
…カウンタ、１８…Ｄフリップフロップ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 二値化信号により所定の基準周波数を中
   心周波数としてＦＳＫ変調されたアナログ信号を復調し
   て前記二値化信号を出力するＦＳＫ復調回路において、 前記ＦＳＫ変調されたアナログ信号のレベルと所定のし
   きい値レベルとを比較し、これらの大小関係に対応して
   前記アナログ信号の半周期毎に出力信号を第１のレベル
   又は該第１のレベルとは異なる第２のレベルに変化させ
   る第１の比較回路と、 前記基準周波数の整数倍となる所定周波数のマスターク
   ロック信号を発生する発振回路と、 前記第１の比較回路から出力される信号が前記第１のレ
   ベルから第２のレベルへ変化するレベル変化点、及び第
   ２のレベルから第１のレベルへ変化するレベル変化点を
   検出するエッジ検出回路と、 前記エッジ検出回路によってレベル変化点が検出された
   時点から前記マスタークロック信号の数を計数する計数
   回路と、 前記基準周波数における半周期に対応した前記計数回路
   の計数値を比較基準値とし、該比較基準値と前記計数回
   路の計数値とを比較する第２の比較回路と、 前記エッジ検出回路によってレベル変化点が検出された
   時点に、前記第２の比較回路の比較結果に基づいて、出
   力する二値化信号の値を変化させる二値化信号出力回路
   とを備えた、 ことを特徴とするＦＳＫ復調回路。