JPH0145789B2 - - Google Patents
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- JPH0145789B2 JPH0145789B2 JP58014258A JP1425883A JPH0145789B2 JP H0145789 B2 JPH0145789 B2 JP H0145789B2 JP 58014258 A JP58014258 A JP 58014258A JP 1425883 A JP1425883 A JP 1425883A JP H0145789 B2 JPH0145789 B2 JP H0145789B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- flip
- pulse
- Prior art date
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Links
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- 238000003708 edge detection Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 description 21
- 230000002051 biphasic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 238000000034 method Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、データ信号をバイフエーズマークに
変調して出力するバイフエーズマーク変調回路に
関するものである。
変調して出力するバイフエーズマーク変調回路に
関するものである。
背景技術
近年、電子技術の発達に伴つて、各種情報がデ
イジタル的に高密度で記録される傾向にる。例え
ばビデオテープレコーダーに於いては、音声信号
をパルスコード変調した状態で磁気テープに記録
することにより、音声信号の音質を向上させるこ
とが行われている。この場合、情報パルスコード
変調したまま磁気テープまたは磁気デイスク等の
記録媒体に記録すると、次に示す様な問題が生ず
る。
イジタル的に高密度で記録される傾向にる。例え
ばビデオテープレコーダーに於いては、音声信号
をパルスコード変調した状態で磁気テープに記録
することにより、音声信号の音質を向上させるこ
とが行われている。この場合、情報パルスコード
変調したまま磁気テープまたは磁気デイスク等の
記録媒体に記録すると、次に示す様な問題が生ず
る。
(A) 同じ符号が連続した場合にはクロツク成分の
取り出しが極めて困難になる。
取り出しが極めて困難になる。
(B) 符号の反転が激しい場合には、符号間干渉が
増加する。
増加する。
(C) “１”の数と“０”の数の差が直流成分とな
り、この直流成分が記録媒体駆動系を担当する
サーボ系に悪影響を与える。
り、この直流成分が記録媒体駆動系を担当する
サーボ系に悪影響を与える。
このような問題を解決するものとしては、バイ
フエーズマーク（Bi−Phase−Mark）と称され
る変調方式が提案されている。
フエーズマーク（Bi−Phase−Mark）と称され
る変調方式が提案されている。
ここで、バイフエーズマーク方式により変調さ
れた信号は、同期信号部とデータ信号部とから構
成されており、同期信号部は1.5ビツト毎に極性
が反転する３ビツト構成の信号となつている。そ
して、同期信号はその直前に位置するデータ信号
の内容によつてその極性が変化し、直前のデータ
信号が“１”であつた場合には、第１図ａに示す
様に“Ｌ”から始まる信号となり、また直前のデ
ータ信号“０”であつた場合には、第１図ｂに示
す様に“Ｈ”から始まる信号となることを要件と
している。
れた信号は、同期信号部とデータ信号部とから構
成されており、同期信号部は1.5ビツト毎に極性
が反転する３ビツト構成の信号となつている。そ
して、同期信号はその直前に位置するデータ信号
の内容によつてその極性が変化し、直前のデータ
信号が“１”であつた場合には、第１図ａに示す
様に“Ｌ”から始まる信号となり、また直前のデ
ータ信号“０”であつた場合には、第１図ｂに示
す様に“Ｈ”から始まる信号となることを要件と
している。
次に、この同期信号に続いて発生されるデータ
信号は１ビツトを１単位とする信号であつて、ビ
ツト間に於いては必ず反転することと、“１”信
号はビツトの中央で反転し、“０”信号はビツト
の中央で反転しないことを要件としている。つま
り、“０”信号を表す場合に、直前の信号が“０”
の時には第２図ａに示すようになり、直前の信号
が“１”の時には第２図ｂに示すようになる。ま
た、“１”信号を表す場合に、直前の信号が“０”
の時には第２図ｃに示すようになり、直前の信号
が“１”の時には第２図ｄに示すようになる。そ
して、この第２図ａ〜ｄに示す状態に変調された
信号は、予め定められた１ブロツク単位毎に上記
同期信号（第１図ａ，ｂ）に続いて順次送り出さ
れるものである。
信号は１ビツトを１単位とする信号であつて、ビ
ツト間に於いては必ず反転することと、“１”信
号はビツトの中央で反転し、“０”信号はビツト
の中央で反転しないことを要件としている。つま
り、“０”信号を表す場合に、直前の信号が“０”
の時には第２図ａに示すようになり、直前の信号
が“１”の時には第２図ｂに示すようになる。ま
た、“１”信号を表す場合に、直前の信号が“０”
の時には第２図ｃに示すようになり、直前の信号
が“１”の時には第２図ｄに示すようになる。そ
して、この第２図ａ〜ｄに示す状態に変調された
信号は、予め定められた１ブロツク単位毎に上記
同期信号（第１図ａ，ｂ）に続いて順次送り出さ
れるものである。
しかしながら、上記バイフエーズマーク変調は
極めて複雑な条件を満たしながら高速処理を実行
する関係上、その回路構成が極めて複雑なものと
なつてしまう。そして、この回路の複雑化は価格
を上昇させるとともに、信頼性の低下にも繁がる
等の各種問題点を有している。
極めて複雑な条件を満たしながら高速処理を実行
する関係上、その回路構成が極めて複雑なものと
なつてしまう。そして、この回路の複雑化は価格
を上昇させるとともに、信頼性の低下にも繁がる
等の各種問題点を有している。
発明の開示
従つて、本発明による目的は、構成が簡単でか
つ安価に製作することが出来るバイフエーズマー
ク変調回路を提供することである。
つ安価に製作することが出来るバイフエーズマー
ク変調回路を提供することである。
このような目的を達成するために本発明による
バイフエーズマーク変調回路は、カウンタとゲー
ト回路を特殊な構成で組み合わせることによつて
構成したものである。
バイフエーズマーク変調回路は、カウンタとゲー
ト回路を特殊な構成で組み合わせることによつて
構成したものである。
このように構成されたバイフエーズマーク変調
回路に於いては、マイクロコンピユータ等の特殊
でかつ複雑・高価な回路を用いることなくして、、
容易にかつ安価に構成することが出来る。また本
発明によるバイフエーズマーク変調回路に於いて
は、その動作が早いためにデータ信号の高速処理
が行えることになる。
回路に於いては、マイクロコンピユータ等の特殊
でかつ複雑・高価な回路を用いることなくして、、
容易にかつ安価に構成することが出来る。また本
発明によるバイフエーズマーク変調回路に於いて
は、その動作が早いためにデータ信号の高速処理
が行えることになる。
マイクロプロセツサー等の複雑で高価な回路を
用いることなく、簡単な回路構成でバイフエーズ
マーク変調が、容易にかつ高速度で確実に行うこ
とが出来る。また、本発明に於いては、同期信号
を同時処理により発生することが出来るととも
に、入力データのビツト周期以上のクロツクパル
スを必要としないために、回路が大幅に簡略化さ
れる 発明を実施するための最良の形態 第３図は本発明によるバイフエーズマーク変調
回路の一実施例を示す回路図である。同図に於い
て１は第１カウンタであつて、インバータ２を介
してビツト周期のクロツクパルスCPをクロツク
入力することにより、クロツクパルスCPの立ち
下がりを２カウントすると出力信号Ｂを送出す
る。そして、この第１カウンタ１はアンドゲート
３を介して予め定められたブロツク単位に発生さ
れる負極性のブロツク同期信号Ａおよび負極性の
出力信号Ｂをクリア入力としている。従つて、こ
の第１カウンタ１はブロツク同期信号Ａの発生時
点を基準として、クロツクパルスCPの立ち下が
りを２回計数する毎に出力信号Ｂを発生する動作
を繰り返すことになる。４は第２カウンタであつ
て、クロツクパルスCPをクロツク入力としてそ
の立ち上がりを計数することにより、計数値ｎが
３に達すると出力信号Ｃを発生する。そして、こ
の第２カウンタ４は、ゲート回路５を介してブロ
ツク同期信号Ａおよび出力信号Ｃをクリア入力と
しているために、ブロツク同期信号Ａの発生時点
を基準として、クロツクパルスCPの立ち上がり
を３回計数する毎に出力信号Ｃを発生する動作を
繰り返すことになる。６はブロツク同期信号Ａに
よりセツトされるとともに、第２カウンタの出力
信号によつてリセツトされるフリツプフロツプ回
路、７はクロツクパルスCPの立ち上がりにより
トリガされてクロツクパルスCPの立ち上がりを
示す幅の狭い立ち上がり位置パルスＧを発生する
ワンシヨツトマルチバイブレータ、８はインバー
タ９を介して供給されるクロツクパルスによりト
リガされることにより、クロツクパルスCPの立
ち下がりを示す幅の狭い立ち下がり位置パルスＨ
を発生するワンシヨツトマルチバイブレータ回路
である。そして、このワンシヨツトマルチバイブ
レータ回路７，８は、フリツプフロツプ回路６の
リセツト出力信号Ｅをクリア入力とすることによ
り、ブロツク同期信号Ａの発生時点からクロツク
パルスCPの３周期間に於いては出力を発生しな
いように制御されて、バイフエーズマーク変調に
よる同期信号の発生に影響を与えないようにして
いる。従つて、これらワンシヨツトマルチバイブ
レータ回路７，８およびインバータ９は、フリツ
プフロツプ回路６のリセツト期間に於けるクロツ
クパルスCPの立ち下がりと立ち上がり時点を示
す立ち上がり位置パルスＧと立ち下がり位置パル
スＨを発生するエツジ検出回路１０を構成してい
ることになる。１１は立ち下がり位置パルスＨと
入力データＩの一致を求める第１論理回路であつ
て、ナンドゲート１１によつて構成されている。
１３はフリツプフロツプ回路６のセツト期間に於
ける第１、第２カウンタ１，４の出力信号Ｂ，Ｃ
を取り出す第２論理回路であつて、出力信号Ｂ，
Ｃを入力するナンドゲート１４と、このナンドゲ
ート１４の出力信号とフリツプフロツプ回路６の
セツト出力Ｄを入力するナンドゲート１５とによ
つて構成されている。１６は立ち上がり位置パル
スＧ、第１、第２論理回路１１，１３の出力信号
Ｊ，Ｆおよびブロツク同期信号Ａの論理和を求め
る第３論理回路であつて、立ち上がり位置パルス
Ｇを反転するインバータ１７と、このインバータ
１７の出力信号、第１、第２論理回路１１，１３
の出力信号Ｊ，Ｋおよびブロツク同期信号Ａを入
力するアンドゲート１８とによつて構成されてい
る。１９は第３論理回路１６の出力信号Ｋにより
トリガされる毎に出力を反転してバイフエーズマ
ーク変調信号Ｌをを発生するＪ−Ｋタイプのフリ
ツプフロツプ回路である。
用いることなく、簡単な回路構成でバイフエーズ
マーク変調が、容易にかつ高速度で確実に行うこ
とが出来る。また、本発明に於いては、同期信号
を同時処理により発生することが出来るととも
に、入力データのビツト周期以上のクロツクパル
スを必要としないために、回路が大幅に簡略化さ
れる 発明を実施するための最良の形態 第３図は本発明によるバイフエーズマーク変調
回路の一実施例を示す回路図である。同図に於い
て１は第１カウンタであつて、インバータ２を介
してビツト周期のクロツクパルスCPをクロツク
入力することにより、クロツクパルスCPの立ち
下がりを２カウントすると出力信号Ｂを送出す
る。そして、この第１カウンタ１はアンドゲート
３を介して予め定められたブロツク単位に発生さ
れる負極性のブロツク同期信号Ａおよび負極性の
出力信号Ｂをクリア入力としている。従つて、こ
の第１カウンタ１はブロツク同期信号Ａの発生時
点を基準として、クロツクパルスCPの立ち下が
りを２回計数する毎に出力信号Ｂを発生する動作
を繰り返すことになる。４は第２カウンタであつ
て、クロツクパルスCPをクロツク入力としてそ
の立ち上がりを計数することにより、計数値ｎが
３に達すると出力信号Ｃを発生する。そして、こ
の第２カウンタ４は、ゲート回路５を介してブロ
ツク同期信号Ａおよび出力信号Ｃをクリア入力と
しているために、ブロツク同期信号Ａの発生時点
を基準として、クロツクパルスCPの立ち上がり
を３回計数する毎に出力信号Ｃを発生する動作を
繰り返すことになる。６はブロツク同期信号Ａに
よりセツトされるとともに、第２カウンタの出力
信号によつてリセツトされるフリツプフロツプ回
路、７はクロツクパルスCPの立ち上がりにより
トリガされてクロツクパルスCPの立ち上がりを
示す幅の狭い立ち上がり位置パルスＧを発生する
ワンシヨツトマルチバイブレータ、８はインバー
タ９を介して供給されるクロツクパルスによりト
リガされることにより、クロツクパルスCPの立
ち下がりを示す幅の狭い立ち下がり位置パルスＨ
を発生するワンシヨツトマルチバイブレータ回路
である。そして、このワンシヨツトマルチバイブ
レータ回路７，８は、フリツプフロツプ回路６の
リセツト出力信号Ｅをクリア入力とすることによ
り、ブロツク同期信号Ａの発生時点からクロツク
パルスCPの３周期間に於いては出力を発生しな
いように制御されて、バイフエーズマーク変調に
よる同期信号の発生に影響を与えないようにして
いる。従つて、これらワンシヨツトマルチバイブ
レータ回路７，８およびインバータ９は、フリツ
プフロツプ回路６のリセツト期間に於けるクロツ
クパルスCPの立ち下がりと立ち上がり時点を示
す立ち上がり位置パルスＧと立ち下がり位置パル
スＨを発生するエツジ検出回路１０を構成してい
ることになる。１１は立ち下がり位置パルスＨと
入力データＩの一致を求める第１論理回路であつ
て、ナンドゲート１１によつて構成されている。
１３はフリツプフロツプ回路６のセツト期間に於
ける第１、第２カウンタ１，４の出力信号Ｂ，Ｃ
を取り出す第２論理回路であつて、出力信号Ｂ，
Ｃを入力するナンドゲート１４と、このナンドゲ
ート１４の出力信号とフリツプフロツプ回路６の
セツト出力Ｄを入力するナンドゲート１５とによ
つて構成されている。１６は立ち上がり位置パル
スＧ、第１、第２論理回路１１，１３の出力信号
Ｊ，Ｆおよびブロツク同期信号Ａの論理和を求め
る第３論理回路であつて、立ち上がり位置パルス
Ｇを反転するインバータ１７と、このインバータ
１７の出力信号、第１、第２論理回路１１，１３
の出力信号Ｊ，Ｋおよびブロツク同期信号Ａを入
力するアンドゲート１８とによつて構成されてい
る。１９は第３論理回路１６の出力信号Ｋにより
トリガされる毎に出力を反転してバイフエーズマ
ーク変調信号Ｌをを発生するＪ−Ｋタイプのフリ
ツプフロツプ回路である。
このように構成されたバイフエーズマーク変調
開離に於いて、予め定められたブロツク単位毎に
発生される第４図ｂに示すブロツク同期信号Ａが
供給されると、このブロツク同期信号Ａはアンド
ゲート３，５を介して第１、第２カウンタ１，４
をクリアするとともに、フリツプフロツプ回路６
をセツトする。この状態に於いて図示しない発振
回路からビツト周期の第４図ａに示すクロツクパ
ルスCPが供給されると、第１カウンタ１はクロ
ツクパルスCPの立ち下がりを２回計数する毎に
第４図ｃに示す出力信号Ｂを発生する動作を繰り
返し実行する。
開離に於いて、予め定められたブロツク単位毎に
発生される第４図ｂに示すブロツク同期信号Ａが
供給されると、このブロツク同期信号Ａはアンド
ゲート３，５を介して第１、第２カウンタ１，４
をクリアするとともに、フリツプフロツプ回路６
をセツトする。この状態に於いて図示しない発振
回路からビツト周期の第４図ａに示すクロツクパ
ルスCPが供給されると、第１カウンタ１はクロ
ツクパルスCPの立ち下がりを２回計数する毎に
第４図ｃに示す出力信号Ｂを発生する動作を繰り
返し実行する。
また、第２カウンタ４はクロツクパルスCPの
立ち上がりを３回計数する毎に、第４図ｄに示す
す出力信号Ｃを発生する動作を繰り返す。そし
て、第２カウンタ４から第１回目の出力信号Ｃが
発生されると、フリツプフロツプ回路６がリセツ
トされるために、そのセツト出力Ｄは第４図ｅに
示すように、ブロツク同期信号Ａの発生時点から
クロツクパルスCPの３周期間を“Ｈ”とする信
号となり、リセツト出力Ｅは第４図ｆに示す様に
セツト出力Ｄの反転信号となる。つまり、このフ
リツプフロツプ回路６のセツト出力Ｄはバイフエ
ーズマーク変調に於ける同期信号期間を示し、リ
セツト出力Ｅはデータ信号期間を示していること
になる。
立ち上がりを３回計数する毎に、第４図ｄに示す
す出力信号Ｃを発生する動作を繰り返す。そし
て、第２カウンタ４から第１回目の出力信号Ｃが
発生されると、フリツプフロツプ回路６がリセツ
トされるために、そのセツト出力Ｄは第４図ｅに
示すように、ブロツク同期信号Ａの発生時点から
クロツクパルスCPの３周期間を“Ｈ”とする信
号となり、リセツト出力Ｅは第４図ｆに示す様に
セツト出力Ｄの反転信号となる。つまり、このフ
リツプフロツプ回路６のセツト出力Ｄはバイフエ
ーズマーク変調に於ける同期信号期間を示し、リ
セツト出力Ｅはデータ信号期間を示していること
になる。
ここで、フリツプフロツプ回路６のセツト出力
Ｄが“Ｈ”となる同期信号期間に於いては、ナン
ドゲート１４を介して供給される出力信号Ｂ，Ｃ
がナンドゲート１５に於いて第４図ｇに示すよう
に出力信号Ｆとして選択的に取り出される。この
場合、第１カウンタ１はインバータ２によつて反
転されたクロツクパルスCPをクロツク入力とし
て２カウント出力を送出しているものであるため
に、この出力信号Ｂはブロツク同期信号Ａを基準
とするクロツクパルスCPの1.5パルス目に位置す
ることになる。従つて、第２論理回路１３の出力
信号Ｆは、フリツプフロツプ回路６のセツト出力
Ｄによつて示される３ビツト期間の中央部分と３
ビツト目を表す２個のパルスとなる。
Ｄが“Ｈ”となる同期信号期間に於いては、ナン
ドゲート１４を介して供給される出力信号Ｂ，Ｃ
がナンドゲート１５に於いて第４図ｇに示すよう
に出力信号Ｆとして選択的に取り出される。この
場合、第１カウンタ１はインバータ２によつて反
転されたクロツクパルスCPをクロツク入力とし
て２カウント出力を送出しているものであるため
に、この出力信号Ｂはブロツク同期信号Ａを基準
とするクロツクパルスCPの1.5パルス目に位置す
ることになる。従つて、第２論理回路１３の出力
信号Ｆは、フリツプフロツプ回路６のセツト出力
Ｄによつて示される３ビツト期間の中央部分と３
ビツト目を表す２個のパルスとなる。
次に、フリツプフロツプ回路６がリセツトされ
てリセツト出力信号Ｅが“Ｈ”に反転することに
より、データ信号の送出期間になるとモノマルチ
バイブレータ回路７，８のクリアが解除されて作
動可能となる。そして、クロツクパルスCPが供
給されると、モノマルチバイブレータ回路７はク
ロツクパルスCPの立ち上がりを検出する毎に第
４図ｈに示す立ち上がり位置パルスＧを発生し、
またワンシヨツトマルチバイブレータ回路８はク
ロツクパルスCPの立ち下がりを順次検出して第
４図ｈに示す立ち下がり位置パルスＨを発生して
出力することになる。
てリセツト出力信号Ｅが“Ｈ”に反転することに
より、データ信号の送出期間になるとモノマルチ
バイブレータ回路７，８のクリアが解除されて作
動可能となる。そして、クロツクパルスCPが供
給されると、モノマルチバイブレータ回路７はク
ロツクパルスCPの立ち上がりを検出する毎に第
４図ｈに示す立ち上がり位置パルスＧを発生し、
またワンシヨツトマルチバイブレータ回路８はク
ロツクパルスCPの立ち下がりを順次検出して第
４図ｈに示す立ち下がり位置パルスＨを発生して
出力することになる。
次に、フリツプフロツプ回路６がリセツト状態
となる同期信号の送出期間後にクロツクパルス
CPの１周期を１ビツトとして同期する入力デー
タＩが第４図ｊに示す様に供給されると、ナンド
ゲート１２はこの入力データＩの“１”期間に於
ける立ち上り位置パルスＧを選択することによ
り、第４図ｋに示す出力信号Ｊとして第３論理回
路に供給する。つまり、この出力信号Ｊは、入力
データＩが“１”であることから、バイフエーズ
マーク変調に際してビツトの中央で出力信号の極
性を反転すべきことを示している。このようにし
て発生された立ち上がり位置パルスＧ、第１、第
２論理回路１１，１３の出力信号Ｊ，Ｆおよびブ
ロツク同期信号Ａは、第３論理回路１６に於いて
論理和が求められることにより、第４図１に示す
出力信号Ｋが発生される。この出力信号Ｋは、フ
リツプフロツプ回路１９をトリガすることによ
り、第４図ｍに示すように出力信号Ｋの発生毎に
反転するバイフエーズマーク変調信号Ｎが発生さ
れる。この場合、バイフエーズマーク変調信号Ｎ
は、その最初の３ビツト期間が同期信号部であつ
て、第１図ａ，ｂに於いて説明したように、その
中央としての1.5ビツト部分に於いて反転する信
号となる。そして、この同期信号部に続く部分が
データ部であつて、入力データＡが“０”の場合
には第２図ａ，ｂで示した様に、１ビツト期間単
位に反転する信号となり、入力データＡが“１”
の場合には第２図ｃ，ｄで示した様に、１ビツト
期間の中央に於いて反転する信号となる。
となる同期信号の送出期間後にクロツクパルス
CPの１周期を１ビツトとして同期する入力デー
タＩが第４図ｊに示す様に供給されると、ナンド
ゲート１２はこの入力データＩの“１”期間に於
ける立ち上り位置パルスＧを選択することによ
り、第４図ｋに示す出力信号Ｊとして第３論理回
路に供給する。つまり、この出力信号Ｊは、入力
データＩが“１”であることから、バイフエーズ
マーク変調に際してビツトの中央で出力信号の極
性を反転すべきことを示している。このようにし
て発生された立ち上がり位置パルスＧ、第１、第
２論理回路１１，１３の出力信号Ｊ，Ｆおよびブ
ロツク同期信号Ａは、第３論理回路１６に於いて
論理和が求められることにより、第４図１に示す
出力信号Ｋが発生される。この出力信号Ｋは、フ
リツプフロツプ回路１９をトリガすることによ
り、第４図ｍに示すように出力信号Ｋの発生毎に
反転するバイフエーズマーク変調信号Ｎが発生さ
れる。この場合、バイフエーズマーク変調信号Ｎ
は、その最初の３ビツト期間が同期信号部であつ
て、第１図ａ，ｂに於いて説明したように、その
中央としての1.5ビツト部分に於いて反転する信
号となる。そして、この同期信号部に続く部分が
データ部であつて、入力データＡが“０”の場合
には第２図ａ，ｂで示した様に、１ビツト期間単
位に反転する信号となり、入力データＡが“１”
の場合には第２図ｃ，ｄで示した様に、１ビツト
期間の中央に於いて反転する信号となる。
このように構成された回路に於いては、マイク
ロプロセツサー等の複雑で高価な回路を用いるこ
となく、簡単な回路構成でバイフエーズマーク変
調を容易にかつ高速度で確実に行うことが出来
る。また、本発明に於いては、同期信号を同時処
理により発生することが出来るとともに、入力デ
ータのビツト周期以上のクロツクパルスを必要と
しないために、回路が大幅に簡略化される等の効
果を有する
ロプロセツサー等の複雑で高価な回路を用いるこ
となく、簡単な回路構成でバイフエーズマーク変
調を容易にかつ高速度で確実に行うことが出来
る。また、本発明に於いては、同期信号を同時処
理により発生することが出来るとともに、入力デ
ータのビツト周期以上のクロツクパルスを必要と
しないために、回路が大幅に簡略化される等の効
果を有する
第１図ａ，ｂおよび第２図ａ〜ｄはバイフエー
ズマーク変調を説明するための波形図、第３図は
本発明によるバイフエーズマーク変調回路の一実
施例を示す回路図、第４図ａ〜ｍは第３図に示す
回路の各部動作波形図である。 １，４は第１、第２カウンタ、２はインバー
タ、３，５はアンドゲート、６は第１フリツプフ
ロツプ回路、１０はエツジ検出回路、１１，１
３，１６は第１〜第３論理回路、１９は第２フリ
ツプフロツプ回路。
ズマーク変調を説明するための波形図、第３図は
本発明によるバイフエーズマーク変調回路の一実
施例を示す回路図、第４図ａ〜ｍは第３図に示す
回路の各部動作波形図である。 １，４は第１、第２カウンタ、２はインバー
タ、３，５はアンドゲート、６は第１フリツプフ
ロツプ回路、１０はエツジ検出回路、１１，１
３，１６は第１〜第３論理回路、１９は第２フリ
ツプフロツプ回路。
Claims (1)
- １ 予め定められたブロツク単位毎に発生される
ブロツク同期信号の発生時点を基準としてクロツ
クパルスの立ち下がりを２カウントすると出力を
発生する第１カウンタと、前記ブロツク同期信号
の発生時点を基準としてクロツクパルスの立ち上
がりを３カウントすると出力を発生する第２カウ
ンタと、前記ブロツク同期信号によりセツトされ
るとともに前記第２カウンタの出力信号によりリ
セツトされる第１フリツプフロツプ回路と、前記
第１フリツプフロツプ回路のリセツト期間に於い
てのみ前記クロツクパルスの立ち上がり時点と立
ち下がり時点を検出して立ち上がり位置パルスと
立ち下がり位置パルスを発生するエツジ検出回路
と、前記クロツクパルスの１周期を１ビツトとし
て供給される入力データと前記立ち下がり位置パ
ルスとの一致を求める第１論理回路と、前記第１
フリツプフロツプ回路のセツト期間に発生される
前記第１、第２カウンタの出力信号を取り出す第
２論理回路と、前記第１、第２論理回路の出力信
号と前記エツジ検出回路の立ち上がり位置パルス
および前記ブロツク同期信号の論理積を求める第
３論理回路と、この第３論理回路の出力信号が供
給される毎に出力を反転してバイフエーズマーク
変調信号を送出する第２フリツプフロツプ回路と
を備えたことを特徴とするバイフエーズマーク変
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014258A JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014258A JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140756A JPS59140756A (ja) | 1984-08-13 |
| JPH0145789B2 true JPH0145789B2 (ja) | 1989-10-04 |
Family
ID=11856060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014258A Granted JPS59140756A (ja) | 1983-01-31 | 1983-01-31 | バイフエ−ズマ−ク変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140756A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
-
1983
- 1983-01-31 JP JP58014258A patent/JPS59140756A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135207A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5358709A (en) * | 1976-11-08 | 1978-05-26 | Nippon System Kogyo Kk | Synchronous word forming system for base band transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59140756A (ja) | 1984-08-13 |
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