JPS61158376A - デイスプレイ用リフレツシユメモリのアクセス方式 - Google Patents
デイスプレイ用リフレツシユメモリのアクセス方式Info
- Publication number
- JPS61158376A JPS61158376A JP59279913A JP27991384A JPS61158376A JP S61158376 A JPS61158376 A JP S61158376A JP 59279913 A JP59279913 A JP 59279913A JP 27991384 A JP27991384 A JP 27991384A JP S61158376 A JPS61158376 A JP S61158376A
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- JP
- Japan
- Prior art keywords
- display
- access
- signal
- time
- refresh memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスプレイ用リフレッシュメモリをアクセス
する方式に係り、特にマイクロプロセッサ（ＣＰ Ｕ）
からの平均アクセスタイムを減少させることができるデ
ィスプレイ用リフレッシュメモリのアクセス方式に関す
るものである。
する方式に係り、特にマイクロプロセッサ（ＣＰ Ｕ）
からの平均アクセスタイムを減少させることができるデ
ィスプレイ用リフレッシュメモリのアクセス方式に関す
るものである。
陰極線管（ＣＲＴ）表示器において文字等を表示するデ
ィスプレイコントローラ（ＣＲＴＣ）においては、リフ
レッシュメモリを具えこれにマイクロプロセッサから文
字等のデータを１文字分読み込んだのちこれを読み出す
動作を繰り返して、ディプレイ上に表示するようにして
いる。
ィスプレイコントローラ（ＣＲＴＣ）においては、リフ
レッシュメモリを具えこれにマイクロプロセッサから文
字等のデータを１文字分読み込んだのちこれを読み出す
動作を繰り返して、ディプレイ上に表示するようにして
いる。
第４図は従来のおよび本発明が通用されるディスプレイ
装置の構成を示したものであって、マイクロプロセッサ
１はバスドライバ２を経てリフレッシュメモリ３に１バ
イトまたは１ワードずつデータを書き込み、書き込まれ
たデータはディスプレイコントローラ４の制御に基づい
て１バイトまたはｌワードずつ並列に読み出され、並直
列（ＰＳ）変換回路５においてクロックＤＣＫによって
直列データに変換され、ビデオコントロール回路６を経
てビデオ信号に変換されて、図示されないＣＲＴ表示器
に与えられる。マルチプレクサ７はマイクロプロセッサ
１からの書き込みアドレスと、ディスプレイコントロー
ラ４からの読み出しアドレスとを切り替えてリフレッシ
ュメモリ３に与える。
装置の構成を示したものであって、マイクロプロセッサ
１はバスドライバ２を経てリフレッシュメモリ３に１バ
イトまたは１ワードずつデータを書き込み、書き込まれ
たデータはディスプレイコントローラ４の制御に基づい
て１バイトまたはｌワードずつ並列に読み出され、並直
列（ＰＳ）変換回路５においてクロックＤＣＫによって
直列データに変換され、ビデオコントロール回路６を経
てビデオ信号に変換されて、図示されないＣＲＴ表示器
に与えられる。マルチプレクサ７はマイクロプロセッサ
１からの書き込みアドレスと、ディスプレイコントロー
ラ４からの読み出しアドレスとを切り替えてリフレッシ
ュメモリ３に与える。
第５図はこの場合における従来のリフレッシュメモリに
対するアクセスタイミングチャンスの割り当てを示した
ものであって、同期方式を用い１バイトまたは１ワード
のデータに基づく１文字の表示時間に対応する１クロッ
ク周期を１：１に時分割して、マイクロプロセッサ１か
らのデータ書き込みのためのアクセスと、ディスプレイ
コントローラ４からのデータ読み出しのためのアクセス
とに交互に割り当てるようにしている。
対するアクセスタイミングチャンスの割り当てを示した
ものであって、同期方式を用い１バイトまたは１ワード
のデータに基づく１文字の表示時間に対応する１クロッ
ク周期を１：１に時分割して、マイクロプロセッサ１か
らのデータ書き込みのためのアクセスと、ディスプレイ
コントローラ４からのデータ読み出しのためのアクセス
とに交互に割り当てるようにしている。
このような従来のリフレッシュメモリのアクセス方式に
おいては、マイクロプロセッサ１のメモリアクセスタイ
ムが最悪の場合はマイクロプロセッサのアクセス割り当
て時間の開始直後の場合であって１．５文字表示時間か
かり、平均すると１文字表示時間分かかるという問題が
あった。
おいては、マイクロプロセッサ１のメモリアクセスタイ
ムが最悪の場合はマイクロプロセッサのアクセス割り当
て時間の開始直後の場合であって１．５文字表示時間か
かり、平均すると１文字表示時間分かかるという問題が
あった。
本発明のディスプレイ用リフレッシュメモリのアクセス
方式においては、ディスプレイにおける１文字表示時間
をｎ：１に分割してｎ分割時間をマイクロプロセッサか
らのアクセスに１分割時間をディスプレイコントローラ
からのアクセスに割り当てるようにしたものである。
方式においては、ディスプレイにおける１文字表示時間
をｎ：１に分割してｎ分割時間をマイクロプロセッサか
らのアクセスに１分割時間をディスプレイコントローラ
からのアクセスに割り当てるようにしたものである。
本発明の方式によれば、１文字表示時間にマイクロプロ
セッサに対して複数回のアクセスの機会が与えられるの
で、マイクロプロセッサからの平均アクセスタイムが短
縮される。
セッサに対して複数回のアクセスの機会が与えられるの
で、マイクロプロセッサからの平均アクセスタイムが短
縮される。
第１図は本発明の方式の一実施例を示している。
同図において、第４図におけると同じ部分は同じ番号で
示されており、１１は発振器、１２はカウンタ、１３は
論理ゲート回路、１４はラッチレジスタ、１５゜１６は
アンド回路、１７．１８はオア回路であって、これらは
第４図におけるディスプレイコントローラ４の一部の構
成を示している。
示されており、１１は発振器、１２はカウンタ、１３は
論理ゲート回路、１４はラッチレジスタ、１５゜１６は
アンド回路、１７．１８はオア回路であって、これらは
第４図におけるディスプレイコントローラ４の一部の構
成を示している。
第２図は本発明の方式におけるリフレッシュメモリに対
するアクセスタイミングチャンスを示し、１文字表示時
間内にマイクロプロセッサに対して３回アクセスの機会
があり、ディスプレイコントローラに対して１回アクセ
スの機会があることが示されている。
するアクセスタイミングチャンスを示し、１文字表示時
間内にマイクロプロセッサに対して３回アクセスの機会
があり、ディスプレイコントローラに対して１回アクセ
スの機会があることが示されている。
また第３図は第１図に示された実施例における各部信号
を示し、各信号の符号は第１図中に示された各信号の表
示と同一である。
を示し、各信号の符号は第１図中に示された各信号の表
示と同一である。
発振器１１はＰＳ変換回路５から出力されるデータのク
ロックＤＣＫの２倍の速度を有するクロック２ＸＤＣＫ
を発生する。カウンタ１２はこのクロックをカウントし
てそれぞれ１／２． １／４． １／８． １／１６分
周した出力を発生する。論理ゲート回路１３はこれらの
各信号によって、クロックＤＣＫの２周期ごとにハイレ
ベルになる（ＩＩ！ＭＰＸと、信号ＭＰＸの３周期分ハ
イレベルになり、他の１周期ローレベルになる信号ＣＰ
Ｕ５ＩＤＥとを発生する。マルチプレクサ７はこれらの
信号によって切り替えられて、信号ＭＰＸの３周期分は
マイクロプロセッサ１からのアドレス信号が、信！ＭＰ
Ｘの１周期分はディスプレイコントローラ４からのアド
レスがリフレッシュメモリ３に与えられる。
ロックＤＣＫの２倍の速度を有するクロック２ＸＤＣＫ
を発生する。カウンタ１２はこのクロックをカウントし
てそれぞれ１／２． １／４． １／８． １／１６分
周した出力を発生する。論理ゲート回路１３はこれらの
各信号によって、クロックＤＣＫの２周期ごとにハイレ
ベルになる（ＩＩ！ＭＰＸと、信号ＭＰＸの３周期分ハ
イレベルになり、他の１周期ローレベルになる信号ＣＰ
Ｕ５ＩＤＥとを発生する。マルチプレクサ７はこれらの
信号によって切り替えられて、信号ＭＰＸの３周期分は
マイクロプロセッサ１からのアドレス信号が、信！ＭＰ
Ｘの１周期分はディスプレイコントローラ４からのアド
レスがリフレッシュメモリ３に与えられる。
またラッチレジスタ１４は、発振器１１のクロック２ｘ
［）ＣＫと論理回路１３を経て加えられるカウンタ１２
の各分周出力とによって、信号ＭＰＸと同じ周期を有し
信号ＣＰＵ５ ＩＤＥがハイレベルのときのみハイレベ
ルになる信号ＣＰＵＲＡＳと、信号ＣＰＵＲＡＳからク
ロックＤＣＫの半周期遅れた信号ＣＰＵＣＡＳと、クロ
ックＤＣＫの１周期に等しいパルス幅を有し信号ＣＰＵ
５ Ｉ ＤＥがローレベルのときのみハイレベルになる
信号ＣＲＴＲＡＳと、信号ＣＲＴＲＡＳからクロックＤ
ＣＫの半周期遅れた信号ＣＲＴＣＡＳとを発生する。
［）ＣＫと論理回路１３を経て加えられるカウンタ１２
の各分周出力とによって、信号ＭＰＸと同じ周期を有し
信号ＣＰＵ５ ＩＤＥがハイレベルのときのみハイレベ
ルになる信号ＣＰＵＲＡＳと、信号ＣＰＵＲＡＳからク
ロックＤＣＫの半周期遅れた信号ＣＰＵＣＡＳと、クロ
ックＤＣＫの１周期に等しいパルス幅を有し信号ＣＰＵ
５ Ｉ ＤＥがローレベルのときのみハイレベルになる
信号ＣＲＴＲＡＳと、信号ＣＲＴＲＡＳからクロックＤ
ＣＫの半周期遅れた信号ＣＲＴＣＡＳとを発生する。
アンド回路１５はマイクロプロセッサ１がデータの書き
込みを行うときＣＰＵアクセス信号によ、って開いて信
号ＣＰＵＲＡＳを通過させ、これによってオア回路１８
は信号ＣＰＵＲＡＳと信号ＣＲＴＲＡＳとを加算して信
号ＲＡＳを発生する。またアンド回路１６はマイクロプ
ロセッサｌがデータの書き込みを行うときＣＰＵアクセ
ス信号によって開いて信号ＣＰＵＣＡＳを通過させ、こ
れによってオア回路１８は信号ＣＰＵＣＡＳと信号ＣＲ
ＴＣＡＳとを加算して信号ＣＡＳを発生する。
込みを行うときＣＰＵアクセス信号によ、って開いて信
号ＣＰＵＲＡＳを通過させ、これによってオア回路１８
は信号ＣＰＵＲＡＳと信号ＣＲＴＲＡＳとを加算して信
号ＲＡＳを発生する。またアンド回路１６はマイクロプ
ロセッサｌがデータの書き込みを行うときＣＰＵアクセ
ス信号によって開いて信号ＣＰＵＣＡＳを通過させ、こ
れによってオア回路１８は信号ＣＰＵＣＡＳと信号ＣＲ
ＴＣＡＳとを加算して信号ＣＡＳを発生する。
マルチプレクサ７は、論理ゲート回路１３から与えられ
る信号ＭＰＸと信号ＣＰＵ５ＩＤＥとによって、アドレ
スバスを介して与えられるマイクロプロセッサからのア
ドレス信号と、ディスプレイコントローラからのアドレ
ス信号とを信号ＣＰＵ５ＩＤＥに応じて選択して、リフ
レッシュメモリ３に与える。一方リフレッシュメモリ３
は４、信号ＲＡＳによってその行（ロー）方向のアドレ
スが選択され、信号ＣＡＳによってその列（コラム）方
向のアドレスが選択される。従ってリフレッシュメモリ
３には、バスドライバ２を経て入力されるマイクロプロ
セッサ１からのデータを書き込む機会が３回与えられ、
この間にマイクロプロセッサ１からＣＰＵアクセス信号
が与えられたとき、データ書き込みのためのアクセスが
行われる。一方リフレッシュメモリ３からのデータの読
み出しは、１回のデータ読み出しの機会に行われる。
る信号ＭＰＸと信号ＣＰＵ５ＩＤＥとによって、アドレ
スバスを介して与えられるマイクロプロセッサからのア
ドレス信号と、ディスプレイコントローラからのアドレ
ス信号とを信号ＣＰＵ５ＩＤＥに応じて選択して、リフ
レッシュメモリ３に与える。一方リフレッシュメモリ３
は４、信号ＲＡＳによってその行（ロー）方向のアドレ
スが選択され、信号ＣＡＳによってその列（コラム）方
向のアドレスが選択される。従ってリフレッシュメモリ
３には、バスドライバ２を経て入力されるマイクロプロ
セッサ１からのデータを書き込む機会が３回与えられ、
この間にマイクロプロセッサ１からＣＰＵアクセス信号
が与えられたとき、データ書き込みのためのアクセスが
行われる。一方リフレッシュメモリ３からのデータの読
み出しは、１回のデータ読み出しの機会に行われる。
以上説明したように本発明の方式によれば、ディスプレ
イにおける１文字表示時間をｎ：１に分割してｎ分割時
間をマイクロプロセッサからのアクセスに１分割時間を
ディスプレイコントローラからのアクセスに割り当てた
ので、マイクロプロセッサのアクセスタイミングが１文
字表示時間に複数回あることになり、マイクロプロセッ
サからの平均アクセスタイムが短縮される。１文字表示
時間を３：ｌの時間比に分割した場合は、マイクロプロ
セッサのメモリアクセスタイムが、最悪の場合は２番目
のアクセスタイミングチャンスの開始直後にアクセスが
あった場合であって０．７５５文字表示間である。一方
平均のアクセスタイムは第６図に示すように、１文字分
の表示時間内に生じ得るＣＰＵアクセスがＡ、 Ｂ、
Ｃ，Ｄの４つの場合があるとした場合、それぞれの平均
アクセスタイムは３／８文字分、３／８文字分、５／８
文字分、３／８文字分の時間であって、従って平となり
、従来技術と比較してアクセスタイムが２倍以上高速化
された。
イにおける１文字表示時間をｎ：１に分割してｎ分割時
間をマイクロプロセッサからのアクセスに１分割時間を
ディスプレイコントローラからのアクセスに割り当てた
ので、マイクロプロセッサのアクセスタイミングが１文
字表示時間に複数回あることになり、マイクロプロセッ
サからの平均アクセスタイムが短縮される。１文字表示
時間を３：ｌの時間比に分割した場合は、マイクロプロ
セッサのメモリアクセスタイムが、最悪の場合は２番目
のアクセスタイミングチャンスの開始直後にアクセスが
あった場合であって０．７５５文字表示間である。一方
平均のアクセスタイムは第６図に示すように、１文字分
の表示時間内に生じ得るＣＰＵアクセスがＡ、 Ｂ、
Ｃ，Ｄの４つの場合があるとした場合、それぞれの平均
アクセスタイムは３／８文字分、３／８文字分、５／８
文字分、３／８文字分の時間であって、従って平となり
、従来技術と比較してアクセスタイムが２倍以上高速化
された。
本発明を用いることによって、ディスプレイ用リフレッ
シュメモリの表示領域以外の未使用領域をマイクロプロ
セッサのシステムメモリ （作業領域用ＲＡＭ等）とし
て使用してもアクセスタイムの遅さを感じさせないで実
現できる。
シュメモリの表示領域以外の未使用領域をマイクロプロ
セッサのシステムメモリ （作業領域用ＲＡＭ等）とし
て使用してもアクセスタイムの遅さを感じさせないで実
現できる。
第１図は本発明の方式の一実施例を示す図、第２図は本
発明の方式におけるリフレッシュメモリに対するアクセ
スタイミングチャンスを示す図、第３図は第１図に示さ
れた実施例における各部信号を示すタイムチャート、第
４図は従来のおよび本発明が通用されるディスプレイ装
置の構成を示す図、第５図は従来のリフレッシュメモリ
に対するアクセス方式を示す図、第６図は平均アクセス
タイムを求めるための説明図である。
発明の方式におけるリフレッシュメモリに対するアクセ
スタイミングチャンスを示す図、第３図は第１図に示さ
れた実施例における各部信号を示すタイムチャート、第
４図は従来のおよび本発明が通用されるディスプレイ装
置の構成を示す図、第５図は従来のリフレッシュメモリ
に対するアクセス方式を示す図、第６図は平均アクセス
タイムを求めるための説明図である。
Claims (1)
- ディスプレイにおける１文字表示時間にプロセッサから
アクセスして１文字分のデータを書き込んだのちディス
プレイコントローラからアクセスして該書き込まれたデ
ータを読み出すデスプレイ用リフレッシュメモリにおい
て、ディスプレイにおける１文字表示時間をｎ：１（ｎ
は自然数）に分割してｎ分割時間をプロセッサからのア
クセスに１分割時間をディスプレイコントローラからの
アクセスに割り当てたことを特徴とするディスプレイ用
リフレッシュメモリのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279913A JPS61158376A (ja) | 1984-12-29 | 1984-12-29 | デイスプレイ用リフレツシユメモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279913A JPS61158376A (ja) | 1984-12-29 | 1984-12-29 | デイスプレイ用リフレツシユメモリのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158376A true JPS61158376A (ja) | 1986-07-18 |
Family
ID=17617653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279913A Pending JPS61158376A (ja) | 1984-12-29 | 1984-12-29 | デイスプレイ用リフレツシユメモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641027A (en) * | 1987-03-19 | 1989-01-05 | Apple Computer Inc | Video equipment for giving video data to display device |
-
1984
- 1984-12-29 JP JP59279913A patent/JPS61158376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641027A (en) * | 1987-03-19 | 1989-01-05 | Apple Computer Inc | Video equipment for giving video data to display device |
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