JPH04968A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH04968A JPH04968A JP2102442A JP10244290A JPH04968A JP H04968 A JPH04968 A JP H04968A JP 2102442 A JP2102442 A JP 2102442A JP 10244290 A JP10244290 A JP 10244290A JP H04968 A JPH04968 A JP H04968A
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- 238000001444 catalytic combustion detection Methods 0.000 description 30
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- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理回路に関し、特に、電荷結合素子の雑
音出力を低減し、電荷結合素子の信号対雑音比を改善す
る信号処理回路に関する。
音出力を低減し、電荷結合素子の信号対雑音比を改善す
る信号処理回路に関する。
一般に、電荷結合素子（以後、ＣＣＤと記す）の雑音源
には、固定パターン雑音、暗電流によるショット雑音、
リセット雑音、出力増幅器雑音等がある。とりわけ、近
年のＣＣＤ固体撮像素子においてはチップサイズが縮小
化され、且つ多画素化される傾向にあるため、これらの
傾向に伴う信号蓋の減少に対応して、上述した雑音の低
減が強く望まれている。
には、固定パターン雑音、暗電流によるショット雑音、
リセット雑音、出力増幅器雑音等がある。とりわけ、近
年のＣＣＤ固体撮像素子においてはチップサイズが縮小
化され、且つ多画素化される傾向にあるため、これらの
傾向に伴う信号蓋の減少に対応して、上述した雑音の低
減が強く望まれている。
上述した雑音の内、リセット雑音および出力増幅器雑音
の低周波数域成分を低減させるＣＣＤの雑音除去回路の
一例として、本出願人の発明による“電荷結合素子の信
号処理回路” （特願昭６３−０３４５１８号）に記載
されている反射形遅延差雑音除去回路がある。この回路
は、第３図に示されるように、ＣＣＤ １３の出力部に
接続された電圧増幅器１４と、電圧増幅器１４の出力部
にその一端が接続された抵抗素子１５と、入力端子が抵
抗素子１５の他端に接続され、且つ出力端子が接地され
ている遅延線１６と、抵抗素子１５の他端と遅延線１６
の入力端子に共通に接続されているバッファ増幅器１７
と、バッファ増幅器１７からの出力信号を、一定期間ゲ
ートパルスΦ。により抜出すゲート回路１８と、ゲート
回路１８の出力部に接続された低域フィルタ１９と、を
儂えて構成される。
の低周波数域成分を低減させるＣＣＤの雑音除去回路の
一例として、本出願人の発明による“電荷結合素子の信
号処理回路” （特願昭６３−０３４５１８号）に記載
されている反射形遅延差雑音除去回路がある。この回路
は、第３図に示されるように、ＣＣＤ １３の出力部に
接続された電圧増幅器１４と、電圧増幅器１４の出力部
にその一端が接続された抵抗素子１５と、入力端子が抵
抗素子１５の他端に接続され、且つ出力端子が接地され
ている遅延線１６と、抵抗素子１５の他端と遅延線１６
の入力端子に共通に接続されているバッファ増幅器１７
と、バッファ増幅器１７からの出力信号を、一定期間ゲ
ートパルスΦ。により抜出すゲート回路１８と、ゲート
回路１８の出力部に接続された低域フィルタ１９と、を
儂えて構成される。
以下、この反射形遅延差減音除去回路を、ＣＣＤに対応
する信号処理回路の一従来例として、第３図に示される
ブロック図と、第４図（ａ）、（ｂ）。
する信号処理回路の一従来例として、第３図に示される
ブロック図と、第４図（ａ）、（ｂ）。
（ｃ）および（ｄ）に示される各部の主要信号のタイミ
ング−チャート図とを参照して説明する。
ング−チャート図とを参照して説明する。
まず、ＣＣＤ１３からの出力信号は、電圧増幅器１４と
抵抗素子１５を介して遅延線１６の入力端子に印加され
る。抵抗素子１５の抵抗値は遅延線１６の特性インピー
ダンスに等しく選ばれており、前記ＣＣＤ出力信号（第
４図（ａ）参照）は整合状態にて遅延線１６に入力され
、遅延時間でだけ遅延された後に接地されている出力端
に達し、出力端におＵ）で全反射され、位相反転されて
逆戻りする。この反射信号は、遅延線１６において再度
遅延時間τだけ遅延された後に入力端子に達する。即ち
、この反射信号（第４図（ｂ）参照）は、ＣＣＤ出力信
号に比較して遅延時間２τだけ遅延され、且つ位相が反
転されて出力されて、抵抗素子１５の出力端において前
記ＣＣＤ出力信号と混合される。この場合、遅延線１６
の遅延時間τは、ＣＣＤ出力信号の信号出力期間Ｔｓと
、遅延信号のフィールドスルー期間Ｔｔｔとが、所定期
間Ｔだけ重なり合う長さの半分に選ばれている。即ち、
Ｏ＜２τ＜Ｔｒｔ＋Ｔｓを満足するようにする。この場
合、ＴＳとＴｒｔの大小関係により重なり合う期間Ｔは
下記のようになる。
抵抗素子１５を介して遅延線１６の入力端子に印加され
る。抵抗素子１５の抵抗値は遅延線１６の特性インピー
ダンスに等しく選ばれており、前記ＣＣＤ出力信号（第
４図（ａ）参照）は整合状態にて遅延線１６に入力され
、遅延時間でだけ遅延された後に接地されている出力端
に達し、出力端におＵ）で全反射され、位相反転されて
逆戻りする。この反射信号は、遅延線１６において再度
遅延時間τだけ遅延された後に入力端子に達する。即ち
、この反射信号（第４図（ｂ）参照）は、ＣＣＤ出力信
号に比較して遅延時間２τだけ遅延され、且つ位相が反
転されて出力されて、抵抗素子１５の出力端において前
記ＣＣＤ出力信号と混合される。この場合、遅延線１６
の遅延時間τは、ＣＣＤ出力信号の信号出力期間Ｔｓと
、遅延信号のフィールドスルー期間Ｔｔｔとが、所定期
間Ｔだけ重なり合う長さの半分に選ばれている。即ち、
Ｏ＜２τ＜Ｔｒｔ＋Ｔｓを満足するようにする。この場
合、ＴＳとＴｒｔの大小関係により重なり合う期間Ｔは
下記のようになる。
（イ）Ｔｓ＞Ｔｒｔ、 Ｏ＜ ２τ＜Ｔ、、のとき、
Ｔ＝２τ（ロ）Ｔｓ＞Ｔｒｉ、 Ｔｒｔ≦２τ＜Ｔｓ
のとき、 Ｔ＝Ｔｒｔ（ハ）Ｔｓ＞Ｔｒｔ、 ＴｉＳ
２ ｒ ＜ Ｔｒｔ ＋ Ｔｓ のとき、Ｔ＝Ｔ□十
Ｔ５−２τ （ニ）Ｔｓ＜ Ｔｒｔ 、 Ｏ＜ ２ ｒ ＜ Ｔ５
のとき、 Ｔ＝２ｒ（本）Ｔｓ＜Ｔｒｔ、 Ｔｓ≦２
τ＜Ｔｔｔのとき、Ｔ＝Ｔｓ（へ＞Ｔｓ＜Ｔｔｔ、 Ｔ
ｔｔ≦２τ＜Ｔ、、 ＋Ｔｓ のとき、Ｔ＝ｒｒｔ
＋ＴＳ−２τ この重複する時間Ｔ内において、端子５３からゲート・
パルスΦＧがゲート回路１８に入力される。
Ｔ＝２τ（ロ）Ｔｓ＞Ｔｒｉ、 Ｔｒｔ≦２τ＜Ｔｓ
のとき、 Ｔ＝Ｔｒｔ（ハ）Ｔｓ＞Ｔｒｔ、 ＴｉＳ
２ ｒ ＜ Ｔｒｔ ＋ Ｔｓ のとき、Ｔ＝Ｔ□十
Ｔ５−２τ （ニ）Ｔｓ＜ Ｔｒｔ 、 Ｏ＜ ２ ｒ ＜ Ｔ５
のとき、 Ｔ＝２ｒ（本）Ｔｓ＜Ｔｒｔ、 Ｔｓ≦２
τ＜Ｔｔｔのとき、Ｔ＝Ｔｓ（へ＞Ｔｓ＜Ｔｔｔ、 Ｔ
ｔｔ≦２τ＜Ｔ、、 ＋Ｔｓ のとき、Ｔ＝ｒｒｔ
＋ＴＳ−２τ この重複する時間Ｔ内において、端子５３からゲート・
パルスΦＧがゲート回路１８に入力される。
−例として、Ｔｆｔ≠Ｔｓが成立つ系においては、２τ
≠Ｔｓとすればよい０例えば、水平レジスタ部に、デュ
アルチャンネル構造を有する２００万画素高精細度ＣＣ
Ｄイメージセンサの場合には、水平レジスタ１本当り３
７．１２５ＭＨｚのクロック周波数で動作し、遅延時間
では６．７ｎｓ近辺の値に選ばれている。抵抗素子１５
において混合された信号（第４図（ｃ） Ｉ’照）は、
バッファ増幅器１７を介してゲート回路１８に印加され
、ゲート回路１８において、前述のゲート・パルスΦ０
（第４図（ｄ）参照）により信号出力期間Ｔｓとフィ
ールドスルー期間Ｔｆｔが重複する期間（ｔｌｔ ｔ
ｔｚ）の信号のみが抽出されて、低域フィルタ１９に入
力される。低域フィルタ１９においては、ゲート回路１
８において抽出された入力信号が平均化され、通常の連
続した映像信号に変換されて、端子５４より出力される
。
≠Ｔｓとすればよい０例えば、水平レジスタ部に、デュ
アルチャンネル構造を有する２００万画素高精細度ＣＣ
Ｄイメージセンサの場合には、水平レジスタ１本当り３
７．１２５ＭＨｚのクロック周波数で動作し、遅延時間
では６．７ｎｓ近辺の値に選ばれている。抵抗素子１５
において混合された信号（第４図（ｃ） Ｉ’照）は、
バッファ増幅器１７を介してゲート回路１８に印加され
、ゲート回路１８において、前述のゲート・パルスΦ０
（第４図（ｄ）参照）により信号出力期間Ｔｓとフィ
ールドスルー期間Ｔｆｔが重複する期間（ｔｌｔ ｔ
ｔｚ）の信号のみが抽出されて、低域フィルタ１９に入
力される。低域フィルタ１９においては、ゲート回路１
８において抽出された入力信号が平均化され、通常の連
続した映像信号に変換されて、端子５４より出力される
。
上記の説明より明らかなように、この信号処理回路にお
いては、信号出力レベルとフィールドスルー・レベルの
電位差により表わされるＣＣＤの正確な出力信号のみが
、各クロック周期ごとに出力される。従って、信号出力
レベルと、フィールドスルー・レベルのクロック周期ご
とのばらつきの原因となっている、リセット雑音および
出力アンプ雑音の低周波数域成分が低減される。
いては、信号出力レベルとフィールドスルー・レベルの
電位差により表わされるＣＣＤの正確な出力信号のみが
、各クロック周期ごとに出力される。従って、信号出力
レベルと、フィールドスルー・レベルのクロック周期ご
とのばらつきの原因となっている、リセット雑音および
出力アンプ雑音の低周波数域成分が低減される。
上述した従来のＣＣＤに対応する信号処理回路において
は、リセット雑音および出力アンプ雑音等の低周波数成
分については、はぼ完全に除去することができるものの
、抵抗素子１５にてインピーダンス整合がとられている
ために、信号の振幅レベルが半減し、後段のゲート回路
１８等において、クロック雑音等が混入し易いという問
題がある。
は、リセット雑音および出力アンプ雑音等の低周波数成
分については、はぼ完全に除去することができるものの
、抵抗素子１５にてインピーダンス整合がとられている
ために、信号の振幅レベルが半減し、後段のゲート回路
１８等において、クロック雑音等が混入し易いという問
題がある。
これらの雑音混入の割合を低減するためには、電圧増幅
器１４において予め増幅し、信号振幅を高レベルにして
おけばよいが、ＣＣＤ出力信号には信号出力期間Ｔｓお
よびフィールドスルー期間Ｔｆｔの他に、リセット期間
Ｔ、（第４図（ａ）参照）が含すれでおり、また、この
リセット期間Ｔ、における信号レベル即ちリセット・レ
ベルは、−船釣に信号出力レベルに比較して数倍大きい
ため、ＣＣＤ出力信号全体を無歪にて増幅するためには
、電圧増幅器１４としては、広帯域で且つ広いダイナミ
ック・レンジを有する特性が要求される。
器１４において予め増幅し、信号振幅を高レベルにして
おけばよいが、ＣＣＤ出力信号には信号出力期間Ｔｓお
よびフィールドスルー期間Ｔｆｔの他に、リセット期間
Ｔ、（第４図（ａ）参照）が含すれでおり、また、この
リセット期間Ｔ、における信号レベル即ちリセット・レ
ベルは、−船釣に信号出力レベルに比較して数倍大きい
ため、ＣＣＤ出力信号全体を無歪にて増幅するためには
、電圧増幅器１４としては、広帯域で且つ広いダイナミ
ック・レンジを有する特性が要求される。
この結果、必然的に電源電圧および消費電力が増大する
という問題が生じる０例えば、前述した２００万画素Ｃ
ＣＤイメージセンサの場合、リセット・レベルは約ＩＶ
、ＣＣＤ信号出力レベルは約５００ｍＶであるが、こ
の場合において、電圧増幅器１４において、このＣＣＤ
信号出力レベルを２倍に増幅し、且つ、特性インピーダ
ンス７５Ωの遅延線１６を無歪にて駆動するためには、
信号電流だけでも少なくとも２０ｍＡの電流が必要とな
る。これは回路系の特性インピーダンスが高い通常のビ
デオ増幅器の信号ｘｆｆＬが１■Ａ以下であるのに比較
して、遥かに大きい電流値である。
という問題が生じる０例えば、前述した２００万画素Ｃ
ＣＤイメージセンサの場合、リセット・レベルは約ＩＶ
、ＣＣＤ信号出力レベルは約５００ｍＶであるが、こ
の場合において、電圧増幅器１４において、このＣＣＤ
信号出力レベルを２倍に増幅し、且つ、特性インピーダ
ンス７５Ωの遅延線１６を無歪にて駆動するためには、
信号電流だけでも少なくとも２０ｍＡの電流が必要とな
る。これは回路系の特性インピーダンスが高い通常のビ
デオ増幅器の信号ｘｆｆＬが１■Ａ以下であるのに比較
して、遥かに大きい電流値である。
即ち、従来のＣＣＤに対応する信号処理回路においては
、前記ＣＣＤから出力される雑音レベルの低減対策に付
随して、消費電力が著しく増大するという欠点がある。
、前記ＣＣＤから出力される雑音レベルの低減対策に付
随して、消費電力が著しく増大するという欠点がある。
本発明の信号処理回路は、電荷結合素子の出力信号を入
力し、この出力信号のリセット期間に対応する信号部分
を切除した信号Ａを出力する第１の信号処理回路と、前
記信号Ａに所定の遅延時間を付与して遅延信号Ａを生成
し、前記遅延時間としては、信号Ａの出力期間と、遅延
信号Ａのフィールドスルー期間とが所定期間重なり合う
時間長に設定して、信号Ａと遅延信号Ａとを混合して信
号Ｂを生成して出力する第２の信号処理回路と、前記信
号Ｂを入力して、信号Ａの出力期間と、遅延信号Ａのフ
ィールドスルー期間とが重なり合う期間の信号を抽出す
る第３の信号処理回路と、を備えて構成される。
力し、この出力信号のリセット期間に対応する信号部分
を切除した信号Ａを出力する第１の信号処理回路と、前
記信号Ａに所定の遅延時間を付与して遅延信号Ａを生成
し、前記遅延時間としては、信号Ａの出力期間と、遅延
信号Ａのフィールドスルー期間とが所定期間重なり合う
時間長に設定して、信号Ａと遅延信号Ａとを混合して信
号Ｂを生成して出力する第２の信号処理回路と、前記信
号Ｂを入力して、信号Ａの出力期間と、遅延信号Ａのフ
ィールドスルー期間とが重なり合う期間の信号を抽出す
る第３の信号処理回路と、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、ＣＣＤＩの出力部に接続さ
れる第１のバッファ増幅器２と、第２のバッファ増幅器
２の出力部に接続され、第２の抵抗素子１０．ダイオー
ド１１および基準電圧源１２を含み、ＣＣＤ出力信号の
内の不要部分であるリセット期間の信号を切除するリミ
ット回路３と、リミット回路３の出力部に接続される電
圧増幅器４と、この電圧増幅器４の出力部にその一端が
接続される第１の抵抗素子５と、入力端子が第１の抵抗
素子５の他端に接続され、且つ出力端子が接地されてい
る遅延線６と、第１の抵抗素子５の他端と遅延！６の入
力端子に共通に接続される第２のバッファ増幅器７と、
この第２のバッファ増幅器７の出力信号の一定期間をゲ
ート・パルスΦＧにより抽出するデート回路８と、ゲー
ト回路８の出力部に接続される低域フィルタ９と、を備
えて構成される。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、ＣＣＤＩの出力部に接続さ
れる第１のバッファ増幅器２と、第２のバッファ増幅器
２の出力部に接続され、第２の抵抗素子１０．ダイオー
ド１１および基準電圧源１２を含み、ＣＣＤ出力信号の
内の不要部分であるリセット期間の信号を切除するリミ
ット回路３と、リミット回路３の出力部に接続される電
圧増幅器４と、この電圧増幅器４の出力部にその一端が
接続される第１の抵抗素子５と、入力端子が第１の抵抗
素子５の他端に接続され、且つ出力端子が接地されてい
る遅延線６と、第１の抵抗素子５の他端と遅延！６の入
力端子に共通に接続される第２のバッファ増幅器７と、
この第２のバッファ増幅器７の出力信号の一定期間をゲ
ート・パルスΦＧにより抽出するデート回路８と、ゲー
ト回路８の出力部に接続される低域フィルタ９と、を備
えて構成される。
以下、本実施例について、第１図のブロック図と、第２
図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ
）に示される各部の主要信号のタイミング・チャート図
を参照して説明する。
図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ
）に示される各部の主要信号のタイミング・チャート図
を参照して説明する。
第１図において、ＣＣＤ １から出力されるＣＣＣ出力
信号は、第１のバッファ増幅器２を介してリミット回路
３に入力される。リミット回路３においては、基準電圧
源１２の基準電圧ＥＲ以上のレベルの入力信号は、この
基準電圧ＥＲのレベルに制限される。従って、基準電圧
ＥＲをＣＣＤ出力信号のフィールドスルー・レベルより
も若干高いレベルに設定しておけば、第２図（ａ）、（
ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示される
ように、不要部分であるリセット期間に対応する信号が
切除される。電圧増幅器４においては、リミット回路３
においてリセット期間が切除された信号が所定のレベル
に増幅されるが、第２図（ｃ）においては、増幅率が２
倍の場合が示されている。
信号は、第１のバッファ増幅器２を介してリミット回路
３に入力される。リミット回路３においては、基準電圧
源１２の基準電圧ＥＲ以上のレベルの入力信号は、この
基準電圧ＥＲのレベルに制限される。従って、基準電圧
ＥＲをＣＣＤ出力信号のフィールドスルー・レベルより
も若干高いレベルに設定しておけば、第２図（ａ）、（
ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）に示される
ように、不要部分であるリセット期間に対応する信号が
切除される。電圧増幅器４においては、リミット回路３
においてリセット期間が切除された信号が所定のレベル
に増幅されるが、第２図（ｃ）においては、増幅率が２
倍の場合が示されている。
この場合、電圧増幅器４においては、前記従来例の場合
のように、ＣＣＤ出力信号の内の不要部分であるリセッ
ト期間の信号をも無歪にて増幅する必要がないため、消
費電力は大幅に軽減される０例えば、従来例の場合と同
様に、ＣＣＤ出力信号のリセット・レベルを約１ｖ、信
号出力レベルを約５００ｍＶ 、電圧増幅器４の増幅率
を２倍、遅延線６の特性インピーダンスを７５Ωと仮定
した場合には、信号電流は７ｍＡとなり、従来例の場合
に比較して約３分の１に軽減される。
のように、ＣＣＤ出力信号の内の不要部分であるリセッ
ト期間の信号をも無歪にて増幅する必要がないため、消
費電力は大幅に軽減される０例えば、従来例の場合と同
様に、ＣＣＤ出力信号のリセット・レベルを約１ｖ、信
号出力レベルを約５００ｍＶ 、電圧増幅器４の増幅率
を２倍、遅延線６の特性インピーダンスを７５Ωと仮定
した場合には、信号電流は７ｍＡとなり、従来例の場合
に比較して約３分の１に軽減される。
電圧増幅器４の出力信号は、第１の抵抗素子らを介して
遅延線６の入力端子に印加されるにこにおいて、第１の
抵抗素子５の抵抗値は、遅延線６の特性インピーダンス
に等しい値に選ばれている。遅延線６の入力端子に印加
された信号は、遅延線６により遅延時間τだけ遅延され
た後に出力端子に到達し、出力端子において全反射され
て位相反転した後に、遅延線６を経由して更に遅延時間
τだけ遅延された後に入力端子に逆戻りする。
遅延線６の入力端子に印加されるにこにおいて、第１の
抵抗素子５の抵抗値は、遅延線６の特性インピーダンス
に等しい値に選ばれている。遅延線６の入力端子に印加
された信号は、遅延線６により遅延時間τだけ遅延され
た後に出力端子に到達し、出力端子において全反射され
て位相反転した後に、遅延線６を経由して更に遅延時間
τだけ遅延された後に入力端子に逆戻りする。
この遅延線６における信号入出力の関係は、前述の従来
例の場合と全く同様である。
例の場合と全く同様である。
従って、遅延線６の入力端子における反射信号は、電圧
増幅器４からの出力信号に比較して、遅延時間２τだけ
遅延され、且つ位相が反転されている。よって、遅延Ｉ
１６の遅延時間τを適切な値に選べば、電圧増幅器４の
出力信号における信号出力期間Ｔｓと、遅延Ｉｉ６の入
力端における反射信号のフィールドスルー期間Ｔｒｔと
を重ね合せることかて′きる。
増幅器４からの出力信号に比較して、遅延時間２τだけ
遅延され、且つ位相が反転されている。よって、遅延Ｉ
１６の遅延時間τを適切な値に選べば、電圧増幅器４の
出力信号における信号出力期間Ｔｓと、遅延Ｉｉ６の入
力端における反射信号のフィールドスルー期間Ｔｒｔと
を重ね合せることかて′きる。
今、前述のように、０く２τ＜Ｔｒｔ ＋ ＴＳとする
。−例として、従来例と同様に、水平レジスタ部にデュ
アルチャンネル横辺を有する２０Ω万画素高精細度ＣＣ
Ｄイメージセンサに、本発明によるＣＣＤの信号処理回
路を適用する場合には、水平レジスタ１本当たり３７．
１２５Ｍ Ｈｚのクロック周波数で動作しているため、
遅延時間τはを６．７ｎｓ、即ち、２τを１３．５ｎｓ
近辺の値を選ぶのが妥当である。
。−例として、従来例と同様に、水平レジスタ部にデュ
アルチャンネル横辺を有する２０Ω万画素高精細度ＣＣ
Ｄイメージセンサに、本発明によるＣＣＤの信号処理回
路を適用する場合には、水平レジスタ１本当たり３７．
１２５Ｍ Ｈｚのクロック周波数で動作しているため、
遅延時間τはを６．７ｎｓ、即ち、２τを１３．５ｎｓ
近辺の値を選ぶのが妥当である。
上述の電圧増幅器４からの出力信号と遅延線６からの反
射信号は、第１の抵抗素子５において混合され、第２の
バッファ増幅器７に入力される。
射信号は、第１の抵抗素子５において混合され、第２の
バッファ増幅器７に入力される。
第２図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）の該当タイミング・チャートに示されるように、
第２のバッファ増幅器７からは、時刻１１〜Ｔ２の期間
だけに限定して見ると、電圧増幅器４の出力信号のレベ
ルからフィールドスルー・レベルが減算されたレベルの
信号が出力される。
（ｆ）の該当タイミング・チャートに示されるように、
第２のバッファ増幅器７からは、時刻１１〜Ｔ２の期間
だけに限定して見ると、電圧増幅器４の出力信号のレベ
ルからフィールドスルー・レベルが減算されたレベルの
信号が出力される。
次いで、ゲート回路８においては、端子５１から入力さ
れるゲート・パルスΦＧを用いて、上述した時刻Ｌ１〜
Ｌ２の期間の信号のみが抽出される。この抽出された信
号は、低域フィルタ９に入力されて平均化され、通常の
連続した映像信号に変換されて端子５２より出力される
。
れるゲート・パルスΦＧを用いて、上述した時刻Ｌ１〜
Ｌ２の期間の信号のみが抽出される。この抽出された信
号は、低域フィルタ９に入力されて平均化され、通常の
連続した映像信号に変換されて端子５２より出力される
。
即ち、以上の動作は、ＣＣＤ出力信号の成る時刻のクロ
ック期間に着目すれば、このクロック期間内の信号出力
レベルから同一のクロック期間内のフィールドスルー・
レベルを減算したことと等価である。よって、本発明に
よる信号処理回路においては、信号出力レベルとフィー
ルドスルー・レベルの電位差により表わされるＣＣＤの
正確な出力信号情報のみが、各クロック周期ごとに出力
されることになる。換言すれば、本発明による信号処理
回路を用いることにより、信号出力レベルとフィールド
スル・レベルの、クロック周期ごとのばらつきの要因で
あるリセット雑音および出力アンプ雑音等の低周波数域
成分が低減される。また、同時に、ＣＣＤ出力信号の不
要部分を切除するリミット回路が設けられているために
、信号処理回路自体の低消費電力化が漸現される。
ック期間に着目すれば、このクロック期間内の信号出力
レベルから同一のクロック期間内のフィールドスルー・
レベルを減算したことと等価である。よって、本発明に
よる信号処理回路においては、信号出力レベルとフィー
ルドスルー・レベルの電位差により表わされるＣＣＤの
正確な出力信号情報のみが、各クロック周期ごとに出力
されることになる。換言すれば、本発明による信号処理
回路を用いることにより、信号出力レベルとフィールド
スル・レベルの、クロック周期ごとのばらつきの要因で
あるリセット雑音および出力アンプ雑音等の低周波数域
成分が低減される。また、同時に、ＣＣＤ出力信号の不
要部分を切除するリミット回路が設けられているために
、信号処理回路自体の低消費電力化が漸現される。
以−ヒ、詳細に説明したように、本発明は、ＣＣＤ出力
信号に対応する信号処理回路において、前記ＣＣＤ出力
信号のリセット期間に対応する信号を予め切除して得ら
れる信号を対象として、遅延差雑音除去処理作用を適用
することにより、信号処理回路自体の消費電力を大幅に
削減し、且つ、リセット雑音および出力アンプ雑音等を
効率よく低減することのできるという効果がある。
信号に対応する信号処理回路において、前記ＣＣＤ出力
信号のリセット期間に対応する信号を予め切除して得ら
れる信号を対象として、遅延差雑音除去処理作用を適用
することにより、信号処理回路自体の消費電力を大幅に
削減し、且つ、リセット雑音および出力アンプ雑音等を
効率よく低減することのできるという効果がある。
第１図は本発明の一実施例のブロック図、第２図（ａ）
、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、前
記一実施例における主要信号のタイミング・チャートを
示す図、第３図は、従来例のブロック図、第４図（ａ）
、（ｂ）、（ｃ）および（ｄ）は、前記従来例における
主要信号のタイミング・チャートを示す図である。 図において、１．Ｉ３・・・・・・ＣＣＤ、２・・・・
・・第１のバッファ増幅器、３・・・・・・リミット回
路、４，１４・・・・・・電圧増幅器、５・・・・・・
第１の抵抗素子、６，１６・・・・・・遅延線、７・−
・・・・第２のバッファ増幅器、８，１８・・・・・・
ゲート回路、９，１９・・・・・・低域フィルタ、１０
・・・・・・第２の抵抗素子、１１・・・・・・ダイオ
ード、１２・・・・・・基準電圧源。
、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、前
記一実施例における主要信号のタイミング・チャートを
示す図、第３図は、従来例のブロック図、第４図（ａ）
、（ｂ）、（ｃ）および（ｄ）は、前記従来例における
主要信号のタイミング・チャートを示す図である。 図において、１．Ｉ３・・・・・・ＣＣＤ、２・・・・
・・第１のバッファ増幅器、３・・・・・・リミット回
路、４，１４・・・・・・電圧増幅器、５・・・・・・
第１の抵抗素子、６，１６・・・・・・遅延線、７・−
・・・・第２のバッファ増幅器、８，１８・・・・・・
ゲート回路、９，１９・・・・・・低域フィルタ、１０
・・・・・・第２の抵抗素子、１１・・・・・・ダイオ
ード、１２・・・・・・基準電圧源。
Claims (1)
- 【特許請求の範囲】 電荷結合素子の出力信号を入力し、この出力信号のリ
セット期間に対応する信号部分を切除した信号Ａを出力
する第１の信号処理回路と、 前記信号Ａに所定の遅延時間を付与して遅延信号Ａを生
成し、前記遅延時間としては、信号Ａの出力期間と、遅
延信号Ａのフィールドスルー期間とが所定期間重なり合
う時間長に設定して、信号Ａと遅延信号Ａとを混合して
信号Ｂを生成して出力する第２の信号処理回路と、 前記信号Ｂを入力して、信号Ａの出力期間と、遅延信号
Ａのフィールドスルー期間とが重なり合う期間の信号を
抽出する第３の信号処理回路と、を備えることを特徴と
する信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102442A JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102442A JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04968A true JPH04968A (ja) | 1992-01-06 |
| JP2687669B2 JP2687669B2 (ja) | 1997-12-08 |
Family
ID=14327583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102442A Expired - Fee Related JP2687669B2 (ja) | 1990-04-18 | 1990-04-18 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687669B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149968A (ja) * | 1986-12-12 | 1988-06-22 | Olympus Optical Co Ltd | 固体撮像信号処理回路 |
-
1990
- 1990-04-18 JP JP2102442A patent/JP2687669B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149968A (ja) * | 1986-12-12 | 1988-06-22 | Olympus Optical Co Ltd | 固体撮像信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687669B2 (ja) | 1997-12-08 |
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Legal Events
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|---|---|---|---|
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