JPH08317290A - カメラ装置 - Google Patents

Abstract

(57)【要約】 【目的】 遅延差型雑音除去機能を有することを前提と
し、高感度モードと高解像度モードとを切替えて使用す
ることができ、かつハードウェア量の少ないカメラ装置
を実現する。 【構成】 最終水平転送ゲートが他の水平転送ゲートと
独立して駆動できるＣＣＤ１の出力信号をディレイライ
ン３で所定時間遅延させる。この遅延させた信号ともと
の出力信号とを用い、サンプルホールド回路５及び６に
よる積分型遅延差雑音除去回路で出力信号の雑音を低減
する。パルス分周回路７で最終水平転送ゲートに印加す
る最終水平ゲートパルスφＨ２ＬをＮ分周する。このＮ
分周前後のパルスを択一的にＣＣＤ１に入力せしめる。 【効果】 ディレイラインが１つで済み、ハードウェア
量の少ないカメラ装置を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカメラ装置に関し、特に
固体撮像素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ；以下ＣＣＤと略す）を有するカメラ装置に関す
る。

【０００２】

【従来の技術】従来より、カメラ装置を高感度・高Ｓ／
Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）化するために多くの提
案がなされている。出力アンプノイズ及びリセットノイ
ズを低減し、カメラ装置のＳ／Ｎを向上させる技術とし
て積分型遅延差雑音除去（Ｉｎｔｅｇｒａｌ Ｄｅｌａ
ｙｅｄ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｉｓ
ｅ Ｓｕｐｐｒｅｓｓｉｏｎ；以下ＩＤＤＳと略す）回
路が文献「高解像度ＣＣＤカメラに適した雑音除去方法
の検討」（大久保他、１９８９年テレビジョン学会技術
報告）に開示されている。このＩＤＤＳ回路について、
図４及び図５を参照して説明する。

【０００３】図４は積分型遅延差雑音除去回路の構成を
示す図である。

【０００４】図において、積分型遅延差雑音除去回路
は、ＣＣＤ１と、この出力信号を受けるバッファ回路
（ＢＡ）２と、この出力を遅延させるディレイライン
（ＤＬ）３と、この遅延出力とバッファ回路２の出力と
の電圧レベル差に応じた出力を送出する差動アンプ４と
を含んで構成されている。

【０００５】また同図において、積分型遅延差雑音除去
回路は、第１サンプルホールドパルスＰ１に応答して閉
状態となるスイッチＳＷ１と、このスイッチＳＷ１が閉
状態のときに積分特性を有する第１サンプルホールド回
路を構成する抵抗Ｒ及びホールドコンデンサＣSH1 と、
このサンプルホールドされた信号Ｓ／Ｈ１を受けるバッ
ファ回路１６と、第２サンプルホールドパルスＰ２に応
答して閉状態となるスイッチＳＷ２と、このスイッチＳ
Ｗ２が閉状態のときに第２サンプルホールド回路を構成
するホールドコンデンサＣSH2 とを含んで構成されてい
る。

【０００６】なお、ホールドコンデンサＣSH1 による第
１サンプルホールド回路は、ディスチャージパルス（ｄ
ｉｓｃｈａｒｇｅ ｐｕｌｓｅ）ＤＰに応答して一定電
圧ＶD にディスチャージされる。

【０００７】次に、図５をも参照して、図４の各部の動
作を説明する。

【０００８】図５にはＣＣＤ１の出力信号、ディレイラ
イン３の出力信号、第１サンプルホールドパルスＰ１、
サンプルホールドされた信号Ｓ／Ｈ１、第２サンプルホ
ールドパルスＰ２及びディスチャージパルスＤＰの各波
形が示されている。

【０００９】まず、ディレイライン３によってＣＣＤ１
の出力信号の信号期間の開始タイミングと遅延信号のフ
ィードスルー期間の開始タイミングとを予め一致させた
後、差動アンプ４によって両信号の電圧レベル差を取
る。このとき、ディレイライン３による信号遅延量は、
図５中のｔB である。

【００１０】次に、上述した２つの期間が重なった期間
の有効信号電圧を、抵抗ＲとホールドコンデンサＣSH1
とで積分特性を持たせた第１サンプルホールド回路によ
って取出す。

【００１１】このように、サンプルホールド回路に積分
特性を持たせて高域での応答を減衰させることで、サン
プリングの際に発生する高域雑音成分の折り返しを抑制
している。次に、サンプルホールドされた信号は、第２
サンプルホールド回路によって再びサンプルホールドさ
れる。次いで、第１サンプルホールド回路では次の画素
情報をサンプリングする前に、ホールドコンデンサＣSH
1 を一定電圧ＶD にディスチャージする。

【００１２】このＩＤＤＳ回路を簡略化したブロック図
で示したものが図６であり、その各部の波形を示したも
のが図７である。両図において、上述した各図と同等部
分は同一符号により示されている。

【００１３】図６において、ＣＣＤ１の出力をバッファ
回路２で受けた後、バッファ回路２の出力を差動アンプ
４の正入力端子に、ディレイライン３にて遅延された信
号を差動アンプ４の負入力端子に入力することで２つの
信号の電圧レベル差に応じた信号を出力する。なお、水
平駆動パルス発生回路８は、ＣＣＤ１を駆動するための
パルスを発生する回路である。

【００１４】図７においては、リセットパルスφＲ、水
平転送ゲートパルスφＨ２、水平転送ゲートパルスφＨ
１、最終水平転送ゲートパルスφＨ２Ｌ、ＣＣＤ１の出
力、ディレイライン３の出力、差動アンプ４の出力、第
１サンプルホールドパルスＰ１、第２サンプルホールド
パルスＰ２及びディスチャージパルスＤＰが示されてい
る。

【００１５】ここで、ディレイライン３の遅延量は、差
動アンプ４の正入力端子入力信号の信号期間ｔ３と負入
力端子入力信号のフィールドスルー期間ｔ２とが重なる
ように設定する。これにより、リセットノイズ及び出力
アンプの１／ｆノイズが低減される。

【００１６】その後、この重なった期間の信号レベル
を、積分特性を有する第１サンプルホールド回路（１ｓ
ｔ．Ｓ／Ｈ）５でサンプルホールドし、その直後に第２
サンプルホールド回路（２ｎｄ．Ｓ／Ｈ）６でサンプル
ホールドする。

【００１７】第１サンプルホールド回路５は、第２サン
プルホールド動作と第１サンプルホールド動作との間に
ディスチャージパルスＤＰによって一定電圧にディスチ
ャージされる。この積分特性を有する第１サンプルホー
ルド回路５は、サンプルホールドによる広域雑音成分の
帯域内への折り返しを低減することができる。

【００１８】かかるＩＤＤＳ回路は、上記文献に記載さ
れているように、周知の相関二重サンプリング（Ｃｏｒ
ｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；以
下ＣＤＳと略す）回路よりも雑音抑制効果が高い。

【００１９】また一方、Ｓ／Ｎの劣化を抑えつつ解像度
とのトレードオフで感度を向上させる技術が特開平４―
２５６３６４号公報に開示されている。これは、水平方
向の信号電荷を加算することによって感度を向上させる
ものである。すなわち、リセットパルスφＲ及び最終水
平転送ゲートパルスφＨ２Ｌを、本来の周期の２周期分
に１回とし（つまり、２分周）、水平方向の信号電荷を
加算するのである。

【００２０】この場合、リセットパルスφＲ及び最終水
平転送ゲートパルスφＨ２Ｌの両方ではなく、簡易化し
てリセットパルスφＲのみを２周期分に１回としても良
い。また、２周期分に１回に限らず、それ以上の周期分
に１回としても良い。

【００２１】カメラ装置でよく使用されるＣＤＳ回路を
用いた構成が図８に、同図の各部の動作を示す波形が図
９に示されている。両図において、上述した各図と同等
部分は同一符号により示されている。

【００２２】図８において、ＣＣＤ１の出力信号を、バ
ッファ回路２で受け、その後クランプパルスＣＰに応答
してクランプ９でクランプする。このクランプ出力を、
サンプルホールドパルスＰに応答してサンプルホールド
回路（Ｓ／Ｈ）１０でサンプルホールドする。

【００２３】図９においては、リセットパルスφＲ、水
平転送ゲートパルスφＨ２、水平転送ゲートパルスφＨ
１、最終水平転送ゲートパルスφＨ２Ｌ、ＣＣＤ１の出
力、クランプパルスＣＰ及びサンプルホールドパルスＰ
が示されている。

【００２４】まず、ＣＣＤ１の出力信号波形のフィード
スルーレベル部分がクランプパルスＣＰのタイミングで
クランプされる。次に、ＣＣＤ１の出力信号波形の信号
部分がサンプルホールドパルスＰのタイミングでサンプ
ルホールドされ、フィードスルーレベルに対する電圧レ
ベルが出力される。

【００２５】すなわち、以上の動作によれば、フィード
スルーレベルと信号レベルとの電位差が有効信号電圧と
して取り出されることとなり、両レベルに重畳されたリ
セット雑音がほとんど除去される。また、低域での伝達
特性が減衰していることから、出力アンプ雑音の低域成
分である１／ｆ雑音も有効に除去される。

【００２６】しかし、このＣＤＳ回路では、高速動作で
のクランプ特性が不完全になる、サンプルホールドによ
り高域雑音成分の帯域内への折り返しが大きくなる等の
欠点がある。このため、上述したように、ＣＤＳ回路よ
りもＩＤＤＳ回路の方が雑音抑制効果が高いのである。

【００２７】また、図８の構成に、リセットパルスφＲ
を２分周するパルス分周回路を追加した構成が図１０
に、同図の各部の動作を示す波形が図１１に示されてい
る。両図において、上述した各図と同等部分は同一符号
により示されている。

【００２８】図１０においては、リセットパルスφＲ、
クランプパルスＣＰ及びサンプルホールドパルスＰを２
分周するパルス分周回路１２が設けられており、その他
の部分は図８の構成と同様である。なお、図１０及び図
１１では２分周後のリセットパルスがφＲ´で、クラン
プパルスがＣＰ´で、サンプルホールドパルスがＰ´で
夫々示されている。

【００２９】図１０に示されているように、パルス分周
回路１２でリセットパルスφＲを２分周した後のリセッ
トパルスφＲ´でＣＣＤ１を駆動しているため、水平方
向の画素に対応する蓄積電荷が加算され感度が向上す
る。その他の動作は図８の場合と同様である。

【００３０】また、図１１においては、リセットパルス
φＲ、水平転送ゲートパルスφＨ２、水平転送ゲートパ
ルスφＨ１、最終水平転送ゲートパルスφＨ２Ｌ、ＣＣ
Ｄ１の出力、クランプパルスＣＰ及びサンプルホールド
パルスＰが示されている。

【００３１】同図の波形と図９の波形とを比較すると、
リセットパルスφＲが２分周されている結果、ＣＣＤ１
の出力信号波形の信号部分のレベルが２倍になってい
る。そして、リセットパルスφＲを２分周しているた
め、クランプパルスＣＰ及びサンプルホールドパルスＰ
もパルス分周回路１２において２分周されているのであ
る。

【００３２】以上のように、ＣＣＤ１の出力信号波形の
信号部分のレベルが２倍になるため、感度が約２倍にな
るのである。２分周以上分周すれば、それだけ感度が上
がるが、解像度が低くなる。

【００３３】ところで、通常カメラ装置においては、解
像度を優先させる場合と、感度を優先させる場合とがあ
る。したがって、感度の切り替えができる構成が必要と
なる。このため、ＣＣＤのリセットパルスφＲを２周期
又はそれ以上に１回とする構成を、Ｓ／Ｎ改善度の大き
いＩＤＤＳ回路に適用し、さらに感度の切替えができる
ように構成することもできる。かかる構成によれば、感
度と解像度とのトレードオフを最小限にすることができ
る。

【００３４】かかる構成が図１２に、同図の各部の動作
を示す波形が図１３に示されている。両図において、上
述した各図と同等部分は同一符号により示されている。

【００３５】上述したように、雑音低減のためには信号
期間と遅延させた信号のフィードスルー期間とが重なる
ようにする必要がある。そのためには、図１２に示され
ているように、通常時の遅延量を有するディレイライン
３の他に、図１３のｔ２＋ｔ３＋ｔ４＋ｔ５の期間に相
当する時間の遅延量を有するディレイライン１３を設
け、感度に応じて両ディレイラインの出力をスイッチ１
４で切り替える必要がある。

【００３６】かかる構成によれば、スイッチ１４でディ
レイライン１３を選択すれば、図１３に示されているよ
うな動作となり、ＣＣＤ１の出力信号波形の信号部分の
レベルが高くなり、その分だけ感度が高くなるのであ
る。

【００３７】

【発明が解決しようとする課題】しかしながら、図１２
の構成においては、ＣＣＤの出力信号を切り替えるため
のスイッチが必要になるため、回路規模が増大するとい
う欠点がある。また、ＣＣＤの出力信号は高周波信号で
あるため、これを遅延させるためのディレイラインも大
きなものとなり、やはり回路規模が増大するという欠点
がある。

【００３８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＩＤＤＳ機能
を有することを前提とし、高感度モードと高解像度モー
ドとを切替えて使用することのでき、かつよりハードウ
ェア量の少ないカメラ装置を提供することである。

【００３９】

【課題を解決するための手段】本発明によるカメラ装置
は、最終水平転送ゲートが他の水平転送ゲートと独立し
て駆動できる固体撮像素子と、この固体撮像素子の出力
信号と該信号を所定時間遅延させた信号とを用いて前記
出力信号の雑音を低減する積分型遅延差雑音除去手段と
を含むカメラ装置であって、前記最終水平転送ゲートに
印加する最終ゲートパルスとこのパルスをＮ分周（Ｎは
２以上の整数、以下同じ）したパルスとを制御入力に応
じて択一的に前記固体撮像素子に入力せしめるパルス印
加手段を含むことを特徴とする。

【００４０】

【作用】最終水平転送ゲートが他の水平転送ゲートと独
立して駆動できる固体撮像素子の出力信号を所定時間遅
延させる。この遅延させた信号と出力信号とを用い、積
分型遅延差雑音除去回路で出力信号の雑音を低減する。
最終水平転送ゲートに印加する最終ゲートパルスをＮ分
周する。このＮ分周したパルスと最終ゲートパルスとを
制御入力に応じて択一的に固体撮像素子に入力せしめ
る。

【００４１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００４２】図１は本発明によるカメラ装置の一実施例
の構成を示すブロック図であり、上述した各図と同等部
分は同一符号により示されている。図において、ＣＣＤ
１は、最終水平転送ゲートを共通の水平ゲートとは別に
駆動することができる固体撮像素子であるものとする。
すなわち、ＣＣＤ１には水平転送ゲートパルスφＨ１及
びφＨ２の他に、最終水平転送ゲートパルスφＨ２Ｌが
入力され、最終水平転送ゲートのみを独立して駆動する
ことができる構成である。

【００４３】バッファ回路２の出力は差動アンプ４の正
入力端子に入力される。また、バッファ回路２の出力は
ディレイライン３にも入力され、このディレイライン３
で遅延された信号が差動アンプ４の負入力端子に入力さ
れる。

【００４４】水平駆動パルス発生回路８は、ＣＣＤ１を
駆動するためのパルス、すなわち水平転送ゲートパルス
φＨ１、φＨ２、最終水平転送ゲートパルスφＨ２Ｌ、
リセットパルスφＲを発生する回路である。また水平駆
動パルス発生回路８は、第１サンプルホールド回路５に
対するサンプルホールドパルスＰ１及びディスチャージ
パルスＤＰ並びに第２サンプルホールド回路６に対する
サンプルホールドパルスＰ２も発生する回路である。

【００４５】パルス分周回路７は、最終ゲート水平転送
ゲートパルスφＨ２Ｌ、サンプルホールドパルスＰ１及
びディスチャージパルスＤＰを入力とし、これら各パル
スを同期させて分周し、パルス周期をＮ倍にするもので
ある。このパルス分周回路７でＮ分周された出力は、最
終ゲート水平転送ゲートパルスφＨ２Ｌ´、サンプルホ
ールドパルスＰ１´及びディスチャージパルスＤＰ´で
ある。Ｎ＝１のときは図６の場合と同じ動作となり、Ｎ
＞１のときはＳ／Ｎ劣化がほとんど無い状態で感度を約
Ｎ倍にすることができる。

【００４６】ところで、ディレイライン３の遅延量は、
差動アンプ４の正入力端子への入力信号の信号期間と負
入力端子への入力信号のフィードスルー期間とが重なる
ように設定しておく。つまり、ＣＣＤ１の出力信号の信
号期間の開始タイミングとフィードスルー期間の開始タ
イミングとの差に相当する時間だけ遅延させれば良い。
これにより、リセットノイズ及び出力アンプの１／ｆノ
イズを低減することができる。

【００４７】その後、この重なった期間の信号レベル
を、積分特性を有する第１サンプルホールド回路５でサ
ンプルホールドし、その直後に第２サンプルホールド回
路６にてサンプルホールドする。第１サンプルホールド
回路５は、第２サンプルホールド回路５におけるサンプ
ルホールド動作と第１サンプルホールド回路６における
サンプルホールド動作との間にディスチャージパルスＤ
Ｐ´にて一定電圧にディスチャージされる。

【００４８】これら第１サンプルホールド回路５及び第
２サンプルホールド回路６の動作自体は上述した従来の
回路のものと同様であるのでその説明は省略する。従来
のものと同様の動作であるため、この積分特性を持たせ
た第１サンプルホールド回路５及び第２サンプルホール
ド回路６は、サンプルホールドによる広域雑音成分の帯
域内への折り返しを低減することができるのである。

【００４９】図２は２分周してパルス周期を２倍（Ｎ＝
２）にし、感度を２倍にしたときの動作を示す波形図で
ある。図において、最終水平転送ゲートパルスφＨ２Ｌ
´は、ローレベルとなる期間が、水平転送ゲートパルス
φＨ２の２周期に１回である。これにより、水平２画素
を加算してｔ６のタイミングで出力する。したがって、
図に示されているようにＣＣＤ１の出力波形では、リセ
ットドレイン掃き出し期間ｔ１、ｔ４及びリセット期間
ｔ２、ｔ５が図７の波形と同様に得られる。これに対
し、信号出力期間ｔ３では本来得られるはずの出力が得
られず、信号出力期間ｔ６のみ水平２画素分の蓄積電荷
が加算された信号が得られる。このため、リセット期間
と信号期間との差を得るためのディレイライン３の遅延
量は、図６の場合と同じで良く、２種類のディレイライ
ンを設ける必要がない。つまり、第１サンプルホールド
回路５に必要なサンプルホールドパルスＰ１及びディス
チャージパルスＤＰのみ、そのパルス周期を２倍、すな
わち２分周すれば図２の動作を実現することができるの
である。ディレイラインを２種類設ける必要がないの
で、ハードウェア量の少ないカメラ装置を実現できる。

【００５０】ここで、パルス分周回路７の内部構成につ
いて説明する。図３はパルス分周回路７の内部構成例を
示すブロック図である。図においてパルス分周回路は、
入力されたパルスをＮ分周する分周回路７１と、この分
周出力パルスを入力とするアンド回路７２と、分周前の
パルスを入力とするアンド回路７３と、これら両方の出
力を入力とするオア回路７４とを含んで構成されてい
る。

【００５１】アンド回路７２のもう一方の入力には制御
信号７５が入力されており、アンド回路７３の反転入力
には制御信号７５が入力されている。したがって、制御
信号７５がハイレベルのとき分周回路７１の分周出力パ
ルスが送出され、制御信号７５がローレベルのとき分周
前のパルスが送出されることになる。

【００５２】したがって、この図３の構成を、最終ゲー
ト水平転送ゲートパルスφＨ２Ｌ、サンプルホールドパ
ルスＰ１及びディスチャージパルスＤＰの各々に対応し
て設けておき、同一の制御信号７５によって分周前のパ
ルスと分周後のパルスとを択一的に送出すれば、高感度
モードと高解像度モードとを切替えて使用することがで
きるのである。つまり、制御信号７５をハイレベルにす
れば高感度モードになり、制御信号７５をローレベルに
すれば高解像度モードになるのである。

【００５３】なお、上述した実施例では２分周（Ｎ＝
２）の場合について説明したが、これに限定されるもの
ではない。分周値をより大きくしても良いことは明らか
である。

【００５４】

【発明の効果】以上説明したように本発明は、Ｓ／Ｎ改
善効果の大きい遅延差型雑音除去回路を持つカメラ装置
に、最終水平ゲートのみを独立して駆動できる固体撮像
素子を用い、最終水辺ゲートパルスのみパルス周期をＮ
倍することにより、高Ｓ／Ｎカメラ装置の高感度化を回
路規模がほとんど増加せずに実現できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施例によるカメラ装置の構成を示す
ブロック図である。

【図２】図１のカメラ装置の動作を示す波形図である。

【図３】図１中のパルス分周回路の内部構成例を示すブ
ロック図である。

【図４】積分型遅延差雑音除去回路の構成例を示す図で
ある。

【図５】図４の各部の動作を示す波形図である。

【図６】従来のカメラ装置の構成を示すブロック図であ
る。

【図７】図６の各部の動作を示す波形図である。

【図８】従来のカメラ装置の構成を示すブロック図であ
る。

【図９】図８の各部の動作を示す波形図である。

【図１０】従来のカメラ装置の構成を示すブロック図で
ある。

【図１１】図１０の各部の動作を示す波形図である。

【図１２】従来のカメラ装置の構成を示すブロック図で
ある。

【図１３】図１２の各部の動作を示す波形図である。

【符号の説明】

１ 固体撮像素子 ２ バッファ回路 ３ ディレイライン ４ 差動アンプ ５ 第１サンプルホールド回路 ６ 第２サンプルホールド回路 ７ パルス分周回路 ８ 水平駆動パルス発生回路 Ｐ１、Ｐ２ サンプルホールドパルス ＤＰ ディスチャージパルス φＨ１、φＨ２ 水平転送ゲートパルス φＨ２Ｌ 最終水平転送ゲートパルス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 最終水平転送ゲートが他の水平転送ゲー
   トと独立して駆動できる固体撮像素子と、この固体撮像
   素子の出力信号と該信号を所定時間遅延させた信号とを
   用いて前記出力信号の雑音を低減する積分型遅延差雑音
   除去手段とを含むカメラ装置であって、前記最終水平転
   送ゲートに印加する最終ゲートパルスとこのパルスをＮ
   分周（Ｎは２以上の整数、以下同じ）したパルスとを制
   御入力に応じて択一的に前記固体撮像素子に入力せしめ
   るパルス印加手段を含むことを特徴とするカメラ装置。
2. 【請求項２】 前記パルス印加手段は、前記最終ゲート
   パルスをＮ分周する第１の分周手段と、前記最終ゲート
   パルスと前記分周手段によるＮ分周後のＮ分周パルスと
   を択一的に送出する選択手段とを含むことを特徴とする
   請求項１記載のカメラ装置。
3. 【請求項３】 前記積分型遅延差雑音除去手段は、前記
   固体撮像素子の出力信号の信号期間の開始タイミングと
   前記出力信号のフィードスルー期間の開始タイミングと
   の差に相当する時間だけ前記出力信号を遅延させる遅延
   手段と、この遅延出力と前記出力信号とを加算する加算
   手段と、サンプリングパルスに応答して前記加算手段の
   出力を積分した後にホールドするサンプルホールド手段
   とを含むことを特徴とする請求項１又は２記載のカメラ
   装置。
4. 【請求項４】 前記パルス印加手段は、前記サンプリン
   グパルスをＮ分周する第２の分周手段と、前記選択手段
   が前記Ｎ分周パルスを送出しているとき前記サンプリン
   グパルスの代わりに前記第２の分周手段の分周出力を送
   出する手段とをさらに含むことを特徴とする請求項２又
   は３記載のカメラ装置。