JP2694204B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2694204B2 JP62264541A JP26454187A JP2694204B2 JP 2694204 B2 JP2694204 B2 JP 2694204B2 JP 62264541 A JP62264541 A JP 62264541A JP 26454187 A JP26454187 A JP 26454187A JP 2694204 B2 JP2694204 B2 JP 2694204B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例
えば、ECL（エミッタ・カップルド・ロジック）シリー
ズゲート回路からなるECLフリップフロップ回路を含む
論理集積回路等に利用して有効な技術に関するものであ
る。 〔従来の技術〕 ECLフリップフロップ回路を含む高速論理集積回路が
ある。これらの高速論理集積回路において、ECLフリッ
プフロップ回路は、例えば第３図に示されるように、二
組の差動トランジスタを二つのエミッタフォロア回路を
介して交差接続することにより構成される。 このようなECLフリップフロップ回路については、例
えば、米国モトローラ社（MOTOROLA Inc.）発行の、
『エム・イー・シー・エル インテグレーテッド・サー
キット・データ・ブック（MECL INTEGRATED CIRCUITS D
ATA BOOK）に、製品名称エム・シー1016（MC1016）等と
して記載されている。 〔発明が解決しようとする問題点〕 上記に構成されるようなECLフリップフロップ回路に
は、次のような問題点がある。すなわち、半導体集積回
路の微細化技術が発展し論理集積回路等の集積度が向上
されるにしたがって、上記ECLフリップフロップ回路等
は、それを構成する各回路素子の小型化が推進されると
ともに、その動作電流が削減され低消費電力化が図られ
る。このため、例えばパッケージの原材料等に含まれる
微量の放射線物質から放出されるα線等によって、ECL
フリップフロップ回路が誤動作し、いわゆるソフトエラ
ーが発生する。つまり、クロック信号CKがロウレベルと
され第３図のECLフリップフロップ回路が保持状態とさ
れるとき、放出されたα線等がたまたまノードn7又はn8
に入射されかつ上記ノードn7又はn8のレベルがハイレベ
ルとされている場合、これらのノードにはそのハイレベ
ルを引き抜くようなパルス性のノイズが発生する。この
ため、データ保持用の差動トランジスタT15・T16が誤っ
て反転し、ECLフリップフロップ回路が誤動作して、ECL
フリップフロップ回路を含む論理集積回路が正常に動作
できなくなるものである。 この発明の目的は、α線等によるソフトエラーを防止
したECLフリップフロップ回路を提供することにある。
この発明の他の目的は、ECLフリップフロップ回路を含
む半導体集積回路装置の誤動作を防止することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ECLフリップフロップ回路のデータ保持用の差動トラン
ジスタ対のコレクタとベースとの間に、上記差動トラン
ジスタ対のベース間に設けられる抵抗と上記抵抗の一方
又は他方を選択的に終端する一対のスイッチ手段ならび
にそのベースに上記差動トランジスタ対の一方又は他方
のコレクタ電位をそれぞれ受け上記抵抗を選択的に含ん
でエミッタフォロワ回路を構成する一対の帰還トランジ
スタとを含む帰還回路を設けるものである。 〔作用〕 上記した手段によれば、α線等によってデータ保持用
の差動トランジスタ対のコレクタに発生するパルス性の
ノイズを、各帰還トランジスタのベースに結合される寄
生容量と相対する差動トランジスタのベースに結合され
る寄生容量との比に従って分圧し、上記ノイズによる差
動トランジスタのベース電位の低下を抑制できるととも
に、エミッタフォロワ回路の抵抗を共有化しその一方又
は他方を選択的に終端することで、差動トランジスタ対
のベース間の電位差を確保することができるため、上記
ノイズによるデータ保持用の差動トランジスタ対の誤反
転を防止し、ECLフリップフロップ回路の誤動作を防止
できる。 〔実施例〕 第１図には、この発明が適用されたECLフリップフロ
ップ回路の一実施例の回路図が示されている。この実施
例のフリップフロップ回路は、特に制限されないが、EC
L回路を基本構成とする標準的な論理集積回路に含まれ
る。論理集積回路は、この実施例と同様なECLフリップ
フロップ回路やその他のECL基本論理回路を含む。第１
図のフリップフロップ回路を構成する各回路素子は、こ
の論理集積回路を構成する他の回路素子とともに、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。なお、同図に示されるバイ
ポーラトランジスタは、すべてNPN型トランジスタであ
る。 第１図において、ECLフリップフロップ回路は、二対
の差動トランジスタT1（第１のトランジスタ）・T2（第
２のトランジスタ）及びT3（第３のトランジスタ）・T4
（第４のトランジスタ）を含む。 このうち、差動トランジスタT1・T2（第１の差動トラ
ンジスタ対）の共通結合されたエミッタは、トランジス
タT9及び定電流源IS1を介して電源電圧Vee（第２の電源
電圧）に結合される。ここで、電源電圧Veeは、特に制
限されないが、−5.2Vのような負の電源電圧とされる。
第１の差動トランジスタ対を構成する一方のトランジス
タT1のベースには入力データＤが供給され、他方のトラ
ンジスタT2のベースには参照電極vb1が供給される。入
力データＤは、ECLレベルの信号とされ、例えば約0.8V
のような比較的小さな信号振幅を持つ。また、参照電位
Vb1は、特に制限されないが、上記入力データＤのハイ
レベル及びロウレベルのほぼ中間レベルとされる。トラ
ンジスタT9のベースには、クロック信号CKが供給され
る。クロック信号CKは、上記入力データＤと同様に、EC
Lレベルの信号とされ、同様に約0.8Vの信号振幅を持
つ。これにより、差動トランジスタT1・T2は、クロック
信号CKがハイレベルとされるとき選択的に動作状態とさ
れ、入力データＤのレベルを判定する電流スイッチ回路
として機能する。このとき、この電流スイッチ回路の論
理スレッシホルドレベルは、上記参照電位Vb1となる。 同様に、差動トランジスタT3・T4（第２の差動トラン
ジスタ対）の共通結合されたエミッタは、トランジスタ
T10及び上記定電流源IS1を介して電源電圧Veeに結合さ
れる。トランジスタT10のベースには、参照電位Vb2が供
給される。参照電位Vb2は、特に制限されないが、上記
クロック信号CKのハイレベル及びロウレベルのほぼ中間
レベルとされる。これにより、差動トランジスタT9・T1
0は、クロック信号CKのレベルを判定する電源スイッチ
回路として機能し、その論理スレッシホルドレベルは、
上記参照電位Vb2となる。クロック信号CKがロウレベル
とされトランジスタT10がオン状態とされるとき、差動
トランジスタT3・T4は選択的に動作状態とされ、データ
保持用の差動トランジスタ対として機能する。 差動トランジスタT1・T2のコレクタは、差動トランジ
スタT3・T4のコレクタにそれぞれ共通結合され、それぞ
れノードn1及びn2とされる。これらのノードn1及びn2
は、出力エミッタフォロア回路を構成するトランジスタ
T11及びT12のベースにそれぞれ共通結合されるととも
に、抵抗R1,R2及びR3,R4を介して回路の接地電位（第１
の電源電圧）にそれぞれ結合される。抵抗R1,R2及びR3,
R4の共通結合されたノードは、それぞれノードn3及びn4
とされる。 差動トランジスタT3・T4のベース間には、抵抗R5（抵
抗）が設けられる。この差動トランジスタ対の一方のト
ランジスタT3のベースはノードn5とされ、他方のトラン
ジスタT4のベースはノードn6とされる。ノードn5と回路
の接地電位との間には、トランジスタT6（第６のトラン
ジスタ）が設けられる。このトランジスタT6のベース
は、上記ノードn4に結合される。同様に、ノードn6と回
路の接地電位との間には、トランジスタT5（第５のトラ
ンジスタ）が設けられる。このトランジスタT5のベース
は、上記ノードn3に結合される。ノードn5は、さらにト
ランジスタT7（第７のトランジスタ）のコレクタに結合
されるとともに、トランジスタT8（第８のトランジス
タ）のベースに結合される。同様に、ノードn6は、さら
に上記トランジスタT8のコレクタに結合されるととも
に、上記トランジスタT7のベースに結合される。これら
のトランジスタT7及びT8のエミッタは共通結合され、さ
らに定電流源IS2を介して電源電圧Veeに結合される。ト
ランジスタT7及びT8は、上記抵抗R5の一方又は他方を選
択的に終端するための一対のスイッチ手段として機能す
る。また、トランジスタT5〜T8と抵抗R5及び定電流源IS
2は、差動トランジスタT3・T4のコレクタ電位を相対す
る差動トランジスタT3・T4のベースに帰還させるための
アクティブフィードバック回路（帰還回路）を構成す
る。 上記アクティブフィードバック回路において、抵抗R5
は比較的大きな抵抗値を持つように設計される。また、
トランジスタT3及びT4のベースすなわちノードn5及びn6
に結合される寄生容量は、後述するように、相対する帰
還用トランジスタT6及びT5のベースすなわちノードn4及
びn3に結合される寄生容量に対して比較的大きな容量値
を持つように設計される。 出力エミッタフォロワ回路を構成するトランジスタT1
1及びT12のコレクタは、回路の接地電位に結合される。
これらのトランジスタT11及びT12のエミッタは、抵抗R6
及びR7を介して所定の電源電圧Vttに結合される。トラ
ンジスタT11のエミッタ電位は、このECLフリップフロッ
プ回路の反転出力信号とされる。同様に、トランジス
タT12のエミッタ電位は、このECLフリップフロップ回路
の非反転出力信号Ｑとされる。 第２図には、第１図のECLフリップフロップ回路の一
実施例のタイミング図が示されている。同図により、こ
の実施例のECLフリップフロップ回路の動作の概要を説
明する。 第２図において、ECLフリップフロップ回路に供給さ
れる入力データＤは、前述のように、参照電位Vb1を中
心としてハイレベル又はロウレベルに変化される。同様
に、クロック信号CKは、通常ロウレベルとされ、所定の
周期で一時的にハイレベルとされる。クロック信号CKの
ハイレベル及びロウレベルの中心レベルは、前述のよう
に、参照電位Vb2とされる。この実施例において、ECLフ
リップフロップ回路はその当初の時点で論理“1"のデー
タを保持するものとされ、その非反転出力信号Ｑ及び反
転出力信号は、それぞれECLレベルのハイレベル及び
ロウレベルとされる。このデータ保持状態において、ク
ロック信号CKがロウレベルとされるため、トランジスタ
T10がオン状態となり、トランジスタT9はカットオフ状
態となる。したがって、第１の差動トランジスタT1・T2
は非動作状態とされ、トランジスタT1及びT2はいずれも
オフ状態とされる。第２の差動トランジスタ対を構成す
るトランジスタT3は、前回のサイクルにおいて入力デー
タＤがハイレベルであったことから、オン状態とされ、
トランジスタT4はカットオフ状態とされる。これによ
り、上記ノードn1及びn3はロウレベルとなり、ノードn2
及びn4はハイレベルとなる。 ノードn3のロウレベルは、トランジスタT5のベース・
エミッタ電圧VBE5分だけシフトされ、トランジスタT4の
ベースすなわちノードn6に伝達される。同様に、ノード
n4のハイレベルは、トランジスタT6のベース・エミッタ
電圧VBE6だけシフトされ、トランジスタT3のベースすな
わちノードn5に伝達される。ノードn5がハイレベルとさ
れノードn6がロウレベルとされることで、スイッチ手段
を構成する一方のトランジスタT7はカットオフ状態とな
り、他方のトランジスタT8はオン状態となる。したがっ
て、抵抗R5はノードn6側で終端された形となり、ノード
n5すなわちトランジスタT3のベースはノードn6すなわち
トランジスタT4のベースに対して所定の電位差を持つも
のとなる。 クロック信号CKが、所定の周期で一時的にハイレベル
とされ、これに先立って、入力データＤがハイレベルか
らロウレベルに変化される。クロック信号CKが参照電位
Vb2よりも高いハイレベルとされることで、トランジス
タT10がカットオフ状態となり、代わってトランジスタT
9がオン状態となる。したがって、差動トランジスタT1
・T2が動作状態とされ、差動トランジスタT3・T4は非動
作状態とされる。このとき、入力データＤは参照電位Vb
1よりも低いロウレベルとされるため、トランジスタT2
がオン状態とされ、トランジスタT1はカットオフ状態と
される。これにより、トランジスタT1及びT3の共通結合
されたコレクタすなわちノードn1は強制的にハイレベル
とされ、トランジスタT2及びT4の共通結合されたコレク
タすなわちノードn2は強制的にロウレベルとされる。 ノードn1のハイレベルは、ノードn3からトランジスタ
T5を経て、ノードn6に伝達される。同様に、ノードn2の
ロウレベルは、ノードn4からトランジスタT6を経て、ノ
ードn5に伝達される。このため、トランジスタT8がカッ
トオフ状態となり、代わってトランジスタT7がオン状態
となる。これにより、抵抗R5は、ノードn5側において終
端された形となり、ノードn6すなわちトランジスタT4の
ベースはノードn5すなわちトランジスタT3のベースに対
して所定の電位差を持つものとなる。 クロック信号CKがハイレベルから参照電位Vb2よりも
低いロウレベルに戻されると、トランジスタT9はカット
オフ状態とされ、代わってトランジスタT10がオン状態
とされる。これにより、差動トランジスタT1・T2は非動
作状態とされ、代わって差動トランジスタT3・T4が動作
状態とされる。このとき、ノードn5は、前述のように、
ロウレベルとされ、ノードn6はハイレベルとされる。し
たがって、トランジスタT10がオン状態とされた時点
で、トランジスタT4がオン状態となり、トランジスタT3
はカットオフ状態となる。 ノードn1のハイレベルは、さらに一方の出力エミッタ
フォロワ回路を構成するトランジスタT11のベース・エ
ミッタ電圧VBE11分だけシフトされ、反転出力信号と
して出力される。また、ノードn2のロウレベルは、さら
に他方の出力エミッタフォロワ回路を構成するトランジ
スタT12のベース・エミッタ電圧VBE12分だけシフトさ
れ、非反転出力信号Ｑとして出力される。これにより、
このECLフリップフロップ回路は、入力データＤのレベ
ルに影響されることなく、その非反転出力信号Ｑがロウ
レベルとされその反転出力信号がハイレベルとされる
いわゆる論理“0"のデータ保持状態とされる。 次に、クロック信号CKが再び所定の周期をおいて一時
的にハイレベルとされ、これに先立って、入力データＤ
がロウレベルからハイレベルに変化される。ECLフリッ
プフロップ回路では、クロック信号CKがハイレベルとさ
れることで差動トランジスタT1・T2が動作状態とされ、
差動トランジスタT3・T4が非動作状態とされる。このと
き、入力データＤがハイレベルとされることで、今度は
トランジスタT1がオン状態とされ、逆にトランジスタT2
はカットオフ状態とされる。したがって、ノードn1は強
制的にロウレベルとされ、ノードn2は強制的にハイレベ
ルとされる。ノードn1及びn2の電位は、対応するノード
n3からトランジスタT5及びノードn4からトランジスタT6
を介して、対応するノードn6及びn5にそれぞれ伝達され
る。これにより、トランジスタT8がオン状態となり、ト
ランジスタT7はカットオフ状態となる。また、抵抗R5
は、ノードn6側において終端された形となり、ノードn5
すなわちトランジスタT3のベースはノードn6すなわちト
ランジスタT4のベースに対して所定の電位差を持つもの
となる。 この状態でクロック信号CKがハイレベルからロウレベ
ルに戻されると、ECLフリップフロップ回路は、論理
“1"のデータ保持状態とされ、その非反転出力信号Ｑは
ハイレベルとなり、反転出力信号はロウレベルとな
る。 ところで、例えばECLフリップフロップ回路が論理
“1"のデータ保持状態とされるとき、パッケージ等に含
まれる微量の放射線物質から放出されたα線等が、たま
たまハイレベルとされるノードn2すなわちトランジスタ
T4のコレクタ領域に入射されると、ノードn2にはそのハ
イレベルを一時的に引き抜くようなパルス性のノイズが
発生する。これらのノイズは、ノードn4からトランジス
タT6を介して、ノードn5すなわちトランジスタT3のベー
スに伝達され、差動トランジスタT3・T4を反転させよう
と作用する。ところが、この実施例のECLフリップフロ
ップ回路では、前述のように、ノードn5及びn6間に抵抗
R5が設けられ、この抵抗R5のノードn5側又はノードn6側
がトランジスタT7又はT8によって選択的に終端されるこ
とで、トランジスタT3及びT4のベース間に所定の電位差
が確保される。また、上記ノードn5には、トランジスタ
T3のベース容量に加えて、トランジスタT8のベース容量
やトランジスタT7のコレクタ容量等からなる比較的大き
な寄生容量が結合される。同様に、上記ノードn6には、
トランジスタT4のベース容量に加えて、トランジスタT7
のベース容量やトランジスタT8のコレクタ容量等からな
る比較的大きな寄生容量が結合される。これらのことか
ら、抵抗R5を適当な値に設定することで、α線等によっ
てノードn2に発生したパルス性のノイズを、トランジス
タT6のベース容量を中心とするノードn4の寄生容量とト
ランジスタT3のベースすなわちノードn5に結合される寄
生容量との容量比に従って分圧して伝達できるため、ノ
ードn5のレベル低下は抑制される。また、前述のよう
に、抵抗R5がノードn6側で終端されるため、上記パルス
性のノイズに従ってノードn5のレベルが一時的に低下さ
れると、これにともなってノードn6のレベルが同様に低
下される。したがって、トランジスタT3はカットオフ状
態とならず、差動トランジスタT3・T4は以前の状態を保
持する。これらの動作は、ECLフリップフロップ回路が
論理“0"のデータ保持状態とされ、α線等によるパルス
性のノイズがノードn1すなわちトランジスタT3のコレク
タ領域において発生する場合でも同様である。 以上のように、この実施例のECLフリップフロップ回
路では、データ保持用の差動トランジスタT3・T4のコレ
クタ及びベース間に、上記差動トランジスタ対のベース
間に設けられる抵抗R5とこの抵抗R5の一方又は他方を選
択的に終端する一対のスイッチトランジスタT7,T8及び
そのベースに上記差動トランジスタT3・T4のコレクタ電
位を受け上記抵抗R5を選択的に含んでエミッタフォロワ
回路を構成する一対の帰還トランジスタT5,T6とを含む
アクティブフィードバック回路が設けられる。したがっ
て、例えば差動トランジスタT3・T4のコレクタにパッケ
ージ等に含まれる微量の放射線物質から放出されたα線
等が入射されパルス性のノイズが発生する場合でも、デ
ータ保持用の差動トランジスタT3・T4のベース電位の低
下を抑制できるとともに、差動トランジスタT3・T4のベ
ース間の電位差をそのまま確保することができる。した
がって、上記パルス性のノイズによる差動トランジスタ
T3・T4の誤反転は防止され、ECLフリップフロップ回路
の動作が安定化される。 以上の本実施例に示されるように、この発明を標準的
な論理集積回路等に含まれるECLフリップフロップ回路
に適用した場合、次のような効果が得られる。すなわ
ち、 （１）ECLフリップフロップ回路のデータ保持用の差動
トランジスタ対のコレクタとベースとの間に、上記差動
トランジスタ対のベース間に設けられる抵抗とこの抵抗
の一方又は他方を選択的に終端する一対のスイッチ手段
及びそのベースに上記差動トランジスタ対の一方又は他
方のコレクタ電位を受け上記抵抗を選択的に含んでエミ
ッタフォロワ回路を構成する一対の帰還トランジスタと
を含む帰還回路を設けることで、α線等によりデータ保
持用の差動トランジスタ対のコレクタに発生したパルス
性のノイズを、各帰還トランジスタのベースに結合され
る寄生容量と相対する差動トランジスタのベースに結合
される寄生容量との比に従って分圧して上記差動トラン
ジスタ対のベースに伝達できるため、パルス性のノイズ
による差動トランジスタ対のベース電位の低下を抑制す
ることができるという効果が得られる （２）上記（１）項により、上記パルス性のノイズにと
もない差動トランジスタ対の一方のベース電位が一時的
に低下された場合でも、相対する他方のベース電位を同
様に低下できるため、差動トランジスタ対のベース間の
電位差を保持できるという効果が得られる。 （３）上記（１）項及び（２）項により、α線等による
パルス性のノイズによるデータ保持用の差動トランジス
タ対の誤反転を防止することができるという効果が得ら
れる。 （４）上記（１）項〜（３）項により、ECLフリップフ
ロップ回路の誤動作を防止し、ECLフリップフロップ回
路を含む論理集積回路の動作を安定化できるという効果
が得られる。 （５）上記帰還回路において、帰還用のエミッタフォロ
ワ回路は従来も出力エミッタフォロワ回路と別途に設け
られることから、従来のECLフリップフロップ回路にス
イッチ手段とされる一対のトランジスタと定電流源を追
加するだけで、容易に誤動作を防止したECLフリップフ
ロップ回路を実現できるという効果が得られる。 （６）上記帰還回路の一部に障害が発生すると、ECLフ
リップフロップ回路全体が正常に動作できなくなること
から、帰還回路の障害を適格に診断可能な診断性の高い
ECLフリップフロップ回路を実現できるという効果が得
られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、帰還用トランジスタT5及びT6のベースは、ノード
n3及びn4に結合せず、直接ノードn1及びn2に結合しても
よい。また、トランジスタT2及びT10のベースに供給さ
れる参照電位Vb1及びVb2は、これらに代えて、入力デー
タＤ及びクロック信号CKの反転信号をそれぞれ供給する
ものであってもよい。定電流源IS1及びIS2に供給される
電源電圧Veeは、それぞれ異なる電圧のものであってよ
いし、出力エミッタフォロワ回路の負荷抵抗R6及びR7に
供給される電源電圧Vttは、電源電圧Veeであってもよ
い。トランジスタT1を並列形態とされる複数のトランジ
スタに置き換えることで、フリップフロップ回路の入力
段を複数入力の論理ゲート回路形態とすることもよい。
接地電位を正の電源電圧とし、あわせて電源電圧Veeを
接地電位とすることもできるし、すべてのトランジスタ
をPNP型のバイポーラトランジスタとすることで、電源
電圧の極性を反転することもよい。フリップフロップ回
路に対する高速性がさほど要求されない場合には、すべ
てのバイポーラトランジスタをMOSFETに置き換えて構成
することもよい。さらに、第１図のECLフリップフロッ
プ回路の具体的な構成は、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるECLフリップフロ
ップ回路を搭載する標準的な論理集積回路に適用した場
合について説明したが、それに限定されるものではな
く、例えば、同様なECLフリップフロップ回路を含むゲ
ートアレイや専用のディジタル集積回路等にも適用でき
る。本発明は、少なくともECLシリーズゲート回路によ
り構成されるフリップフロップ回路及びそのようなフリ
ップフロップ回路を含む半導体集積回路装置に広く適用
できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ECLフリップフロップ回路のデータ保
持用の差動トランジスタ対のコレクタとベースとの間
に、上記差動トランジスタ対のベース間に設けられる抵
抗とこの抵抗の一方又は他方を選択的に終端する一対の
スイッチ手段及びそのベースに上記差動トランジスタ対
の一方又は他方のコレクタ電位を受け上記抵抗を選択的
に含んでエミッタフォロワ回路を構成する一対の帰還ト
ランジスタとを含む帰還回路を設けることで、α線等に
よってデータ保持用の差動トランジスタ対のコレクタに
発生するパルス性のノイズによるデータ保持用の差動ト
ランジスタ対の誤反転を防止し、ECLフリップフロップ
回路の動作を安定化できるものである。
【図面の簡単な説明】 第１図は、この発明が適用されたECLフリップフロップ
回路の一実施例を示す回路図、 第２図は、第１図のECLフリップフロップ回路の一実施
例のタイミング図、 第３図は、従来のECLフリップフロップ回路の一例を示
す回路図である。 T1〜T20……NPN型バイポーラトランジスタ、R1〜R11…
…抵抗、IS1〜IS3……定電流源。

Claims (1)

  1. (57)【特許請求の範囲】 １．そのベースに入力データを受ける第１のトランジス
    タとそのベースに上記入力データの反転信号又は所定の
    参照電位を受ける第２のトランジスタとを含みクロック
    信号の一方のレベルにおいて選択的に動作状態とされる
    第１の差動トランジスタ対と、そのコレクタが上記第１
    のトランジスタのコレクタに共通結合される第３のトラ
    ンジスタとそのコレクタが上記第２のトランジスタのコ
    レクタに共通結合される第４のトランジスタとを含み上
    記クロック信号の他方のレベルにおいて選択的に動作状
    態とされる第２の差動トランジスタ対と、第１の電源電
    圧と上記第４のトランジスタのベースとの間に設けられ
    そのベースに上記第３のトランジスタのコレクタ電位を
    受ける第５のトランジスタ，第１の電源電圧と上記第３
    のトランジスタのベースとの間に設けられそのベースに
    上記第４のトランジスタのコレクタ電位を受ける第６の
    トランジスタ，上記第３及び第４のトランジスタのベー
    ス間に設けられる抵抗，その一方の端子が第２の電源電
    圧に結合される定電流源ならびに上記第３及び第４のト
    ランジスタのベースと上記定電流源との間にそれぞれ設
    けられ相補的にオン状態とされる一対のスイッチ手段と
    を含む帰還回路とを含むフリップフロップ回路を具備す
    ることを特徴とする半導体集積回路装置。 ２．上記スイッチ手段は、上記第３のトランジスタのベ
    ースと上記定電流源との間に設けられそのベースが上記
    第４のトランジスタのベースに結合される第７のトラン
    ジスタと、上記第４のトランジスタのベースと上記定電
    流源との間に設けられそのベースが上記第３のトランジ
    スタのベースに結合される第８のトランジスタとにより
    構成されることを特徴とする特許請求の範囲第１項記載
    の半導体集積回路装置。 ３．上記帰還回路は、上記第５のトランジスタのベース
    に結合される寄生容量と上記第４のトランジスタのベー
    スに結合される寄生容量との比率ならびに上記第６のト
    ランジスタのベースに結合される寄生容量と上記第３の
    トランジスタのベースに結合される寄生容量との比率
    が、それぞれ上記フリップフロップ回路が上記第３又は
    第４のトランジスタのコレクタ領域にα線等が入射され
    ることで発生されるノイズにより誤動作せずかつ上記入
    力データ及び上記クロック信号に従って確実に状態遷移
    できる程度の所定の値となるように設計されることを特
    徴とする特許請求の範囲第１項又は第２項記載の半導体
    集積回路装置。 ４．上記フリップフロップ回路は、さらに上記第３及び
    第４のトランジスタのコレクタ電位をそれぞれ受ける一
    対の出力エミッタフォロワ回路を含むものであることを
    特徴とする特許請求の範囲第１項，第２項又は第３項記
    載の半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4940905A (en) * 1987-10-20 1990-07-10 Hitachi, Ltd. ECL flip-flop with improved x-ray resistant properties
US4970417A (en) * 1988-07-07 1990-11-13 Fujitsu Limited Emitter coupled logic latch circuit
US5043939A (en) * 1989-06-15 1991-08-27 Bipolar Integrated Technology, Inc. Soft error immune memory
JPH05199080A (ja) * 1992-01-17 1993-08-06 Sony Corp 相補型論理回路
US5541545A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation High speed bipolar D latch circuit with reduced latch clocking output corruption
TWI736359B (zh) * 2020-07-14 2021-08-11 金麗科技股份有限公司 混合靜態組合電路與動態組合電路的積體電路及其相關設計方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991376A (en) * 1975-04-16 1976-11-09 Randam Electronics, Inc. Pulse height analyzer
US4528465A (en) * 1982-11-15 1985-07-09 Advanced Micro Devices, Inc. Semiconductor circuit alternately operative as a data latch and a logic gate
EP0176909B1 (de) * 1984-09-24 1989-12-27 Siemens Aktiengesellschaft UND-Gatter für ECL-Schaltungen
JPH0787348B2 (ja) * 1986-07-31 1995-09-20 三菱電機株式会社 半導体集積回路装置
US4823028A (en) * 1987-12-04 1989-04-18 Tektronix, Inc. Multilevel logic circuit with floating node voltage clamp

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