JPS60205900A - データ蓄積回路 - Google Patents
データ蓄積回路Info
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- JPS60205900A JPS60205900A JP60038613A JP3861385A JPS60205900A JP S60205900 A JPS60205900 A JP S60205900A JP 60038613 A JP60038613 A JP 60038613A JP 3861385 A JP3861385 A JP 3861385A JP S60205900 A JPS60205900 A JP S60205900A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データを蓄積するた込の論理回路、特に再生
スイッチング回路から絶縁された入出力ポートを有する
フリップフロップの如Ｃデータ蓄積回路に関する。
スイッチング回路から絶縁された入出力ポートを有する
フリップフロップの如Ｃデータ蓄積回路に関する。
フリップフロップ、ラッチ、マルチバイブレータ等のデ
ータ蓄積素子はデジタル回路の基本的構成素子である。
ータ蓄積素子はデジタル回路の基本的構成素子である。
これらの素子は、その用途に応じて種々の形式及び複雑
さのものが市販されている。
さのものが市販されている。
しかし、これらは通常、相補的（一方が高レベル、他方
が低レベルの２進出力）な１対の出力ボートを有し、あ
る入力状態に駆動されると一方の安定状態から他方。安
定状態へ、）８イッヶ、グ１゜れにより出力状態が切換
わる）を確実にする再生ループ（ｒｅｇｅｎｅｒａｔ１
ｖｅ′１ｏｏｐ ）が形成される・この再生スイッチン
グ回路は実際には、クロック・エツジやデータの到達、
あるいはプリセット制御信号、クリヤ制御信号等の多く
の入力イベントにより駆動される。よって、互いに無関
係（非同期）のデータ変化やクロック・エツジが非常に
近接して到達するような装置においては、再生ループに
不安定状態が生じ、即ち、出力が切換わる最終状態が定
まらず、いずれの状態へも移行し得るような状態となり
、出力データにエラーが生じるという問題が起こる。
が低レベルの２進出力）な１対の出力ボートを有し、あ
る入力状態に駆動されると一方の安定状態から他方。安
定状態へ、）８イッヶ、グ１゜れにより出力状態が切換
わる）を確実にする再生ループ（ｒｅｇｅｎｅｒａｔ１
ｖｅ′１ｏｏｐ ）が形成される・この再生スイッチン
グ回路は実際には、クロック・エツジやデータの到達、
あるいはプリセット制御信号、クリヤ制御信号等の多く
の入力イベントにより駆動される。よって、互いに無関
係（非同期）のデータ変化やクロック・エツジが非常に
近接して到達するような装置においては、再生ループに
不安定状態が生じ、即ち、出力が切換わる最終状態が定
まらず、いずれの状態へも移行し得るような状態となり
、出力データにエラーが生じるという問題が起こる。
従来のデータ蓄積回路は、入出力ボートが次のように再
生ループに結合される回路構成を有する。
生ループに結合される回路構成を有する。
即ち、入出力信号または再生ループ内のデータ変化は、
能動素子の寄生容量に結合され、これにより入出力結合
が行方ねれると共に再生ループに実効的に容量が付加さ
れ再生ループが不安定状態から脱出する速度を低減して
いる。
能動素子の寄生容量に結合され、これにより入出力結合
が行方ねれると共に再生ループに実効的に容量が付加さ
れ再生ループが不安定状態から脱出する速度を低減して
いる。
幾つかのデータ蓄積素子が結合されてシフトレジスタを
形成するような高速非同期データ取込システムにあって
は、このデータ蓄積素子を不安定状態となす敏感性がエ
ラーを増加させ、データを取込み得る速度を制限してし
まう。
形成するような高速非同期データ取込システムにあって
は、このデータ蓄積素子を不安定状態となす敏感性がエ
ラーを増加させ、データを取込み得る速度を制限してし
まう。
従って本発明の目的は、特に高速非同期データ取込みま
たは処理システムに通した改良したデータ蓄積回路を提
供することにある。
たは処理システムに通した改良したデータ蓄積回路を提
供することにある。
本発明の他の目的は、入出力ボートが再生スイッチング
回路から、絶縁され、不安定状態の発生の可能性を大幅
に”減少させ、最小エラーで高速のデータ取込みが行な
えるデータ蓄積回路を提供することにある。
回路から、絶縁され、不安定状態の発生の可能性を大幅
に”減少させ、最小エラーで高速のデータ取込みが行な
えるデータ蓄積回路を提供することにある。
本発明データ蓄積回路は図に示す如く１対の入力端子（
１４） 、（２０）及び１対の出力端子（１６） 。
１４） 、（２０）及び１対の出力端子（１６） 。
（２２）に接続され少なくとも１人力論理信号１に応じ
てこの出力端子（１６） 、（２２）に１対の相：補論
理出力を発生する１対のデータ入力用スイッチング素子
Ｑ１．Ｑ′２と、この１対のデータ入力用スイッチング
素子Ｑｌ、Ｑ２に接続されこの入力論理信号に応じてこ
のスイッチング素子Ｑ１．’Ｑ２の動作状態を切換える
再生スイッチング回路（５０）とを具えたものである。
てこの出力端子（１６） 、（２２）に１対の相：補論
理出力を発生する１対のデータ入力用スイッチング素子
Ｑ１．Ｑ′２と、この１対のデータ入力用スイッチング
素子Ｑｌ、Ｑ２に接続されこの入力論理信号に応じてこ
のスイッチング素子Ｑ１．’Ｑ２の動作状態を切換える
再生スイッチング回路（５０）とを具えたものである。
この実施態様としてはデータ入力用スイッチング素子Ｑ
１．Ｑ２はトランジスタであり、各エミッタはプリバイ
アス用抵抗０ｆｆ１． （１２）を介して基準電位に接
続されている。また他の実施態様としてはデータ入力用
スイッチング素子Ｑ１．Ｑ２はトランジスタであり、こ
の再生スイッチング回路（５０）は少なくともエミッタ
結合トランジスタ対Ｑ４．Ｑ６を有し、このコレクタが
抵抗（３２） 。
１．Ｑ２はトランジスタであり、各エミッタはプリバイ
アス用抵抗０ｆｆ１． （１２）を介して基準電位に接
続されている。また他の実施態様としてはデータ入力用
スイッチング素子Ｑ１．Ｑ２はトランジスタであり、こ
の再生スイッチング回路（５０）は少なくともエミッタ
結合トランジスタ対Ｑ４．Ｑ６を有し、このコレクタが
抵抗（３２） 。
（３０）’を介してこのデータ入力用スイッチング素子
のトランジスタＱ２．Ｑ１のエミッタに接続されている
。
のトランジスタＱ２．Ｑ１のエミッタに接続されている
。
本発明によれば、データ蓄積回路の入出力ボートが再生
スイッチング回路（５０）から絶縁されて、不安定状態
の発生の可能性を大幅に減じ、最小のエラーで高速のデ
ータ取込が行なえる。
スイッチング回路（５０）から絶縁されて、不安定状態
の発生の可能性を大幅に減じ、最小のエラーで高速のデ
ータ取込が行なえる。
クロック、データ等の入力信号は、１対のデータ入力用
スイッチング素子Ｑｌ、Ｑ２の制御端子（１４） 、（
２０＞へ印加され、この入力に応じて相補出力が１対の
出力端子（’１６） 、（２２）から取出される。
スイッチング素子Ｑｌ、Ｑ２の制御端子（１４） 、（
２０＞へ印加され、この入力に応じて相補出力が１対の
出力端子（’１６） 、（２２）から取出される。
ループを形成する１対の制御素子と、交差結合された１
対の差動スイッチング素子とから成る再生スイッチング
回路（５０） 、即ちラッチは１対のデータ入力用スイ
ッチング素子Ｑ１．Ｑ２のバイアス回路網に接続される
。このように、再生ループはデータ伝達素子に補足的に
関連するだけで所望のラッチング動作を行なわせること
ができる。
対の差動スイッチング素子とから成る再生スイッチング
回路（５０） 、即ちラッチは１対のデータ入力用スイ
ッチング素子Ｑ１．Ｑ２のバイアス回路網に接続される
。このように、再生ループはデータ伝達素子に補足的に
関連するだけで所望のラッチング動作を行なわせること
ができる。
また、再生スイッチング回路（５０）は、データ伝達素
子に印加する電圧より高い電圧を能動素子に印加するこ
とにより高速のスイッチングが行なえる。
子に印加する電圧より高い電圧を能動素子に印加するこ
とにより高速のスイッチングが行なえる。
本発明の好適実施例を示す添付図を参照す”・ると、１
対のデータ入力用スイッチング素子は１対のトランジス
タＱ１．Ｑ２から成り、これらのエミッタは夫々エミッ
タ抵抗器ａΦ、（１２）を介して互いに結合され中点が
接地される。エミッタ抵抗器ＧＯ＋。
対のデータ入力用スイッチング素子は１対のトランジス
タＱ１．Ｑ２から成り、これらのエミッタは夫々エミッ
タ抵抗器ａΦ、（１２）を介して互いに結合され中点が
接地される。エミッタ抵抗器ＧＯ＋。
（１２）は必ずしも必要ではないが、低いブリバイアス
電流を流すため充分高抵抗のものが用いられる。トラン
ジスタＱ１のベースは入力端子（１４）に接続され、コ
レクタは出力端子（１６）に接続されると共に、コレク
タ負荷抵抗器（１８）を介して適切なコレクタ電圧源＋
Ｖｃｃに接続される。同様に、トランジスタＱ２のベー
スは入力端子（２０）に接続され、コレクタは出力端子
（２２）に接続されると共に、コレクタ負荷抵抗器（２
４）を介してコレクタ電圧源＋Ｖｃｃに接続される。
電流を流すため充分高抵抗のものが用いられる。トラン
ジスタＱ１のベースは入力端子（１４）に接続され、コ
レクタは出力端子（１６）に接続されると共に、コレク
タ負荷抵抗器（１８）を介して適切なコレクタ電圧源＋
Ｖｃｃに接続される。同様に、トランジスタＱ２のベー
スは入力端子（２０）に接続され、コレクタは出力端子
（２２）に接続されると共に、コレクタ負荷抵抗器（２
４）を介してコレクタ電圧源＋Ｖｃｃに接続される。
破線で囲まれた再生スイッチング回路、即ちう・７チ（
５０）は、４個のトランジスタＱ３ 、 Ｑ４ 。
５０）は、４個のトランジスタＱ３ 、 Ｑ４ 。
Ｑｓ、Ｑｓとこれら関連した受動バイアス素子とから成
る。トランジスタＱ３．ＱＢは、１対の制御素子であり
、夫々トランジスタＱ１．Ｑ２のエミッタから抵抗器（
３０） 、（３２）を介してベースに信号を受ける。図
から判るとおり、抵抗器（３０）（３２）はまた、交差
結合された１対の作動スイ・ノチング素子のコレクタ負
荷抵抗でもある。トランジスタＱ３．Ｑｓのエミッタは
夫々抵抗器（３４） 。
る。トランジスタＱ３．ＱＢは、１対の制御素子であり
、夫々トランジスタＱ１．Ｑ２のエミッタから抵抗器（
３０） 、（３２）を介してベースに信号を受ける。図
から判るとおり、抵抗器（３０）（３２）はまた、交差
結合された１対の作動スイ・ノチング素子のコレクタ負
荷抵抗でもある。トランジスタＱ３．Ｑｓのエミッタは
夫々抵抗器（３４） 。
（３６）を介して適切なエミッタ電圧源−ｖＥ６に接続
され、コレクタは適切なコレクタ電圧源＋Ｖｓに接続さ
れる。トランジスタＱ４．Ｑ５は、交差結合された１対
の差動スイッチング素子を構成し、これらのエミッタは
互いに結合されラッチ電流源抵抗器（４０）を介してエ
ミッター１１ｆ源−Ｖ＠ｌ：に接続される。トランジス
タＱ４のベースはトランジスタＱ３のエミッタに接続さ
れ、トランジスタＱ４のコレクタはトランジスタＱεの
ベース及び抵抗器（３２）に交差結合される。同様に、
トランジスタＱ５のベースはトランジスタＱｅのエミッ
タに接続され、トランジスタＱ６のコレクタはトランジ
スタＱ３のベース及び抵抗器（３０）に交差結合される
。
され、コレクタは適切なコレクタ電圧源＋Ｖｓに接続さ
れる。トランジスタＱ４．Ｑ５は、交差結合された１対
の差動スイッチング素子を構成し、これらのエミッタは
互いに結合されラッチ電流源抵抗器（４０）を介してエ
ミッター１１ｆ源−Ｖ＠ｌ：に接続される。トランジス
タＱ４のベースはトランジスタＱ３のエミッタに接続さ
れ、トランジスタＱ４のコレクタはトランジスタＱεの
ベース及び抵抗器（３２）に交差結合される。同様に、
トランジスタＱ５のベースはトランジスタＱｅのエミッ
タに接続され、トランジスタＱ６のコレクタはトランジ
スタＱ３のベース及び抵抗器（３０）に交差結合される
。
回路動作を理解するため、入力端子（２０）ｔには高論
理入力が印加され、入力端子（１４）に喘低論理入力が
印加されるという確定した状態を著える。′この状態で
は、トランジスタＱ１．Ｑ２は、−抵抗器Ｏ１１，（１
２）を流れるある量のエミッタ電流を有するので、トラ
ンジスタＱ２のエミッタ電圧はトランジスタＱ１のエミ
ッタ電圧よ゛り高くなる。ラッチ電流源抵抗器（４０）
及び負荷抵抗器（３０） 。
理入力が印加され、入力端子（１４）に喘低論理入力が
印加されるという確定した状態を著える。′この状態で
は、トランジスタＱ１．Ｑ２は、−抵抗器Ｏ１１，（１
２）を流れるある量のエミッタ電流を有するので、トラ
ンジスタＱ２のエミッタ電圧はトランジスタＱ１のエミ
ッタ電圧よ゛り高くなる。ラッチ電流源抵抗器（４０）
及び負荷抵抗器（３０） 。
（３２）の抵抗値は、抵抗器（３０） 、（３２）に発
生する最大電圧が常に入力端子（１４）及び（２０）間
、即ち入力能動素子のベース間の差動電圧より小さくな
るように決定される。従って、上述の確定状態の例では
、トランジスタＱｇのパース電圧はトランジスタＱ３の
ベース電圧より（僅かに）高い。
生する最大電圧が常に入力端子（１４）及び（２０）間
、即ち入力能動素子のベース間の差動電圧より小さくな
るように決定される。従って、上述の確定状態の例では
、トランジスタＱｇのパース電圧はトランジスタＱ３の
ベース電圧より（僅かに）高い。
トランジスタＱ３ 、Ｑｓはバイアス・ネットワー。
りのためいずれも常時環“通しており、よってこれらの
ベース電圧の差はトランジスタＱ４．Ｑ６のベースに結
合される。トランジスタＱ５は、そのベース電圧がトラ
ンジスタＱ４のベース電圧より高いので、オンとなり、
逆にトランジスタＱ４はオフとなる。従って、抵抗器（
４０）を流れるラッチ電流は、はとんど総てトランジス
タＱＢ、抵抗器（３０）、トランジスタＱ１及び抵抗器
（１８）を通過する。こうして、端子（１６）の出力は
抵抗器（１８）に生じる電圧のため低となる。抵抗器（
２４）には漏れ電流しか流れずトランジスタＱ２のコレ
クタ電圧は＋Ｖｃｃに近いので端子（２２）の出力は、
高となる。
ベース電圧の差はトランジスタＱ４．Ｑ６のベースに結
合される。トランジスタＱ５は、そのベース電圧がトラ
ンジスタＱ４のベース電圧より高いので、オンとなり、
逆にトランジスタＱ４はオフとなる。従って、抵抗器（
４０）を流れるラッチ電流は、はとんど総てトランジス
タＱＢ、抵抗器（３０）、トランジスタＱ１及び抵抗器
（１８）を通過する。こうして、端子（１６）の出力は
抵抗器（１８）に生じる電圧のため低となる。抵抗器（
２４）には漏れ電流しか流れずトランジスタＱ２のコレ
クタ電圧は＋Ｖｃｃに近いので端子（２２）の出力は、
高となる。
次に、入力状態が切換ねった場合、即ち、入力端子（２
０）の入力゛が低レベル、入力端子（１４）の入力が高
レベルの場合を考える。入力端子（１４）での高レベル
への変化はトランジスタＱ１．Ｑ３のエミッタフォロワ
動作によってトランジスタＱ４のベースに伝達され、他
方、入力端子（２０）での低レベルへの変化は同様にト
ランジスタＱ２．ＱＧのエミッタフォロワ動作によりト
ランジスタＱ５のベースに伝達される。ラッチ電流が抵
抗器（３０）から抵抗器（３２）へとシフトするにつれ
て、トランジスタＱ４．Ｑ６は切換わり、今度はトラン
ジスタＱ４が導通し１．Ｑ ｓがオフとなる。この動作
は再生的である。即ち、抵抗器（３０）を流れ、る電流
が減少するにつれてトランジスタＱ３のぺ′−ス電圧が
正方向に向かい、抵抗器（３２）を流れ□る電流が増加
するにつれてトランジスタＱ８のベー ス、電圧が負方
向に向かう。このようにして、スイッチングは助長され
、トランジスタＱ１及びＱ２は、一方から他方への電流
シフトにより略同時にそのスイッチング動作を完了し、
出力端子（１６）は低レベル、出力端子（２２）は高レ
ベルとなる。
０）の入力゛が低レベル、入力端子（１４）の入力が高
レベルの場合を考える。入力端子（１４）での高レベル
への変化はトランジスタＱ１．Ｑ３のエミッタフォロワ
動作によってトランジスタＱ４のベースに伝達され、他
方、入力端子（２０）での低レベルへの変化は同様にト
ランジスタＱ２．ＱＧのエミッタフォロワ動作によりト
ランジスタＱ５のベースに伝達される。ラッチ電流が抵
抗器（３０）から抵抗器（３２）へとシフトするにつれ
て、トランジスタＱ４．Ｑ６は切換わり、今度はトラン
ジスタＱ４が導通し１．Ｑ ｓがオフとなる。この動作
は再生的である。即ち、抵抗器（３０）を流れ、る電流
が減少するにつれてトランジスタＱ３のぺ′−ス電圧が
正方向に向かい、抵抗器（３２）を流れ□る電流が増加
するにつれてトランジスタＱ８のベー ス、電圧が負方
向に向かう。このようにして、スイッチングは助長され
、トランジスタＱ１及びＱ２は、一方から他方への電流
シフトにより略同時にそのスイッチング動作を完了し、
出力端子（１６）は低レベル、出力端子（２２）は高レ
ベルとなる。
上述の説明から判るとおり、１対のデータ入力用トラン
ジスタＱ１’、Ｑ２の通るデータ伝達はラッチ（５０）
から絶縁され、ラッチ（５０）の再生ループは、データ
伝達素子とは周辺的に関連するのみで所望のランチ動作
を達成する。
ジスタＱ１’、Ｑ２の通るデータ伝達はラッチ（５０）
から絶縁され、ラッチ（５０）の再生ループは、データ
伝達素子とは周辺的に関連するのみで所望のランチ動作
を達成する。
トランジスタＱ３．Ｑ６に印加されるコレクタ電圧＋Ｖ
ｓはトランジスタＱ１．Ｑ２に印加される電圧＋ＶＣＣ
より高くしてもよい。例えば電圧子Ｖ ｃｃは適切な高
論理レベルを定めるため＋５ｖとし、電圧子Ｖｓは、ル
ープの時定数を増加させる寄生容量の影響を軽減するこ
とによりランチトランジスタのスイッチング速度を増加
させるため、より高い電圧例えば＋１５Ｖまたは＋２０
Ｖとしてもよい。
ｓはトランジスタＱ１．Ｑ２に印加される電圧＋ＶＣＣ
より高くしてもよい。例えば電圧子Ｖ ｃｃは適切な高
論理レベルを定めるため＋５ｖとし、電圧子Ｖｓは、ル
ープの時定数を増加させる寄生容量の影響を軽減するこ
とによりランチトランジスタのスイッチング速度を増加
させるため、より高い電圧例えば＋１５Ｖまたは＋２０
Ｖとしてもよい。
この改良されたフリップフロップは、入力端子（１４）
、（２０）を夫々Ｒ入力、Ｓ入力とし、出力端子（１
６） 、（２２）を夫々Ｑ出力、石出力として説明した
。実際には、入力端子（１４） 、（２０）は、相補ク
ロック信号Ｃ，で、相補データ信号Ｄ、石等のフリップ
フロップに通常関連したあらゆる入力を受けることがで
きる。これら種々の入力は、図面では抵抗器を介して端
子（１４） 、（２０）に印加するようにしたが、更に
トランジスタの差動対や適当な電流源を用いて入力する
ようにしてもよい。図示の簡略化された回路は、これら
の入力が総てラッチ（５０）から、絶縁されうろことを
示すためのものである。またラッチ（５０）は、エミッ
タフォロワ・トランジスタＱ３．ＱＢがなくても作動可
能であり、より低消費電力、即ち、低スイッチング速度
が許容されるならば、これらは省略できる。
、（２０）を夫々Ｒ入力、Ｓ入力とし、出力端子（１
６） 、（２２）を夫々Ｑ出力、石出力として説明した
。実際には、入力端子（１４） 、（２０）は、相補ク
ロック信号Ｃ，で、相補データ信号Ｄ、石等のフリップ
フロップに通常関連したあらゆる入力を受けることがで
きる。これら種々の入力は、図面では抵抗器を介して端
子（１４） 、（２０）に印加するようにしたが、更に
トランジスタの差動対や適当な電流源を用いて入力する
ようにしてもよい。図示の簡略化された回路は、これら
の入力が総てラッチ（５０）から、絶縁されうろことを
示すためのものである。またラッチ（５０）は、エミッ
タフォロワ・トランジスタＱ３．ＱＢがなくても作動可
能であり、より低消費電力、即ち、低スイッチング速度
が許容されるならば、これらは省略できる。
実施例ではバイポーラＮＰＮ）ランジス外を示したが、
電界効果トランジスタのような他僚能動素子も、本発明
の改良回路動作に影響を与えることなく使用し得る。
電界効果トランジスタのような他僚能動素子も、本発明
の改良回路動作に影響を与えることなく使用し得る。
以上、本発明の好適−実施例について説明したが、°本
発明の要旨が逸脱することなく種々の変形・変更が可能
であることは当業者には明らかであろう。
発明の要旨が逸脱することなく種々の変形・変更が可能
であることは当業者には明らかであろう。
本発明のデータ蓄積回路によれば、データ伝達路がラッ
チを通過しないように人出カボートが再生スイッチング
回路から絶縁されるので、不安定動作が軽減され、高速
のデータ取込が可能となる。
チを通過しないように人出カボートが再生スイッチング
回路から絶縁されるので、不安定動作が軽減され、高速
のデータ取込が可能となる。
このデータ蓄積回路は高速デジタルシフトレジスタに使
用して８、好適である。
用して８、好適である。
図は本発明のデータ蓄積回路の一実施例を示す回路図で
ある。 図中、Ｑｔ＋Ｑ２は１対のデータ入力用スイッチング素
子、（１４） 、（２０）は１対の入力端子、（１６）
、（２２）は１対の出力端子、（５ｏ）は再生スイッ
チング回路である一ラッチを示す。 ＋Ｖｃｃ ＋Ｖｃｃ ［ 【− 【
ある。 図中、Ｑｔ＋Ｑ２は１対のデータ入力用スイッチング素
子、（１４） 、（２０）は１対の入力端子、（１６）
、（２２）は１対の出力端子、（５ｏ）は再生スイッ
チング回路である一ラッチを示す。 ＋Ｖｃｃ ＋Ｖｃｃ ［ 【− 【
Claims (1)
- １．１対の入力端子及び１対の出力端子と、該入力端子
及び出力端子に接続され、少なくとも１人力論理信号に
ｔ！して上記出力端子に１対の相補論理出力を発生する
１対のデータ入力用スイッチング素子と、 該１対のデータ人・刃用スイッチング素子に接続され上
記入力論理信号に応じて上記スイッチング素子の動作状
態を切り換える再生スイッチング回路とを具えたデータ
蓄積回路。 ２、上記データ入力用スイッチング素子はトランジスタ
であり、各エミッタはプリバイアス用抵抗を介して基−
準電位に接続されている特許請求の範囲第１項記載のデ
ータ蓄積回路。 ３、上記データ入力用スイッチング素子はトランジスタ
であり、上記再生スイッチング回路は少なくともエミッ
タ結合トランジスタ対を有し、このコレクタが抵抗を介
して上記データ入力用スイッチング素子のトランジスタ
のエミッタに接続されている特許請求の範囲第１項記載
のデータ蓄積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US585948 | 1984-03-05 | ||
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