JP6257126B2 - タイミング発生回路 - Google Patents

Description

本発明は、タイミング発生回路に関し、より詳しくは半導体記憶装置に搭載するタイミング発生回路に関する。

図６は、従来のタイミング発生回路を示す回路図である。
ＩＩＣインタフェースのＥＥＰＲＯＭなどで使用するタイミング発生回路は、あらゆるタイミングでタイミング発生回路をリセットしなければならない。例えば、８通りのタイミングの異なる出力パルスを発生させる場合、システムリセットの状態を含めると、９通りの２進数の状態が必要である。従って、タイミング発生回路は、４つのＴフリップフロップ回路（Ｔ−ＦＦ）を接続した４ビットのバイナリカウンタと、４入力の論理素子で構成されたデコーダ回路で構成される。バイナリカウンタは、８通りの２進数の状態を生成する。デコーダ回路は、システムリセット時の２進数の状態を除く、８通りの２進数の状態から８通りのタイミングの異なる出力パルスを生成する（例えば、非特許文献１参照）。

ディジタルＩＣの基礎（東京電気大学出版局） Ｐ１０９ 図７・１、Ｐ１１５ 図７・８

しかし、従来の技術では、８通りのタイミングの異なる出力パルスを発生させる場合には、４つのＴフリップフロップ回路を接続した、４ビットのバイナリカウンタと、４入力の論理素子で構成されたデコーダ回路が必要になるので、回路規模が大きくなる。

本発明は、上記課題に鑑みてなされ、４ビットのバイナリカウンタと４入力の論理素子で構成されたデコーダ回路を必要としない、回路規模が小さく８通りのタイミングの異なる出力パルスを生成するタイミング発生回路を提供する。

本発明は、上記課題を解決するため、３つのＴフリップフロップ回路を接続した３ビットのバイナリカウンタと、３入力の論理素子で構成されたデコーダ回路と、バイナリカウンタのリセットを遅らせる遅延回路と、リセット信号をラッチするラッチ回路と、バイナリカウンタのリセット時におけるデコーダ回路の出力をマスクするための２ＮＯＲ回路と、を備えたタイミング発生回路を提供する。

バイナリカウンタのリセット時の２進数の状態をシステムリセット時と出力パルスの生成に併用し、リセット時を含むバイナリカウンタで生成する２進数の８通りの状態から、タイミングの異なる８通りの出力パルスを生成する。システムリセット時は、バイナリカウンタへのリセット信号を遅らせることで、バイナリカウンタのリセット時におけるデコーダ回路の出力が遅れるので、速いリセット信号でデコーダ回路の出力をマスクする事で、システムリセット時のデコーダ回路の出力が出力端子に反映されるのを防ぐ事ができる。

本発明のタイミング発生回路は、４ビットのバイナリカウンタと４入力の論理素子で構成されたデコーダ回路を必要とせず、３ビットのバイナリカウンタと、３入力の論理素子で構成されたデコーダ回路を用いるので、回路規模を小さくする事ができる。

第１の実施形態のタイミング発生回路を示す回路図である。 本発明のデコーダ回路を示す図である。 第１の実施形態のタイミング発生回路の動作を示すタイミングチャートである。 第２の実施形態のタイミング発生回路を示す回路図である。 第２の実施形態のタイミング発生回路の動作を示すタイミングチャートである。 従来のタイミング発生回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

［第１の実施形態］
図１は、第１の実施形態のタイミング発生回路を示す回路図である。
第１の実施形態のタイミング発生回路は、３つのＴフリップフロップ回路１０１〜１０３で構成される３ビットのバイナリカウンタ５０と、遅延回路２０１と、３ＮＡＮＤ回路２０２と、ＲＳラッチ回路２０３と、２ＮＯＲ回路２０４と、インバータ回路２０５と、デコーダ回路４０１と、を備える。

クロック信号入端子ＣＬＫは、バイナリカウンタ５０の入力端子に接続される。入力端子ＳＹＳは、遅延回路２０１とインバータ回路２０５を介してバイナリカウンタ５０のリセット端子と、ＲＳラッチ回路２０３の端子ＲＸに接続される。バイナリカウンタ５０のリセット端子は、Ｔフリップフロップ回路１０１〜１０３のリセット端子ＲＸに共通に接続される。バイナリカウンタ５０の出力端子は、デコーダ回路４０１と３ＮＡＮＤ回路２０２に接続される。３ＮＡＮＤ回路２０２の出力端子は、ＲＳラッチ回路２０３の端子ＳＸに接続される。２ＮＯＲ回路２０４は、入力端子がデコーダ回路４０１の出力端子ＤＥＣ７とＲＳラッチ回路２０３の出力端子ＱＸに接続され、出力端子はタイミング発生回路の出力端子Ｍ７に接続される。デコーダ回路４０１の他の７つの出力端子は、夫々タイミング発生回路の出力端子Ｍ０〜Ｍ６に接続される。

図２は、デコーダ回路４０１を示す回路図である。デコーダ回路４０１は、３ＮＡＮＤ回路５０７と、３ＮＯＲ回路５００〜５０６と、インバータ回路５０８〜５１９と、を備える。

Ｔフリップフロップ回路１０１は、出力端子ＱがＴフリップフロップ回路１０２の入力端子Ｔと３ＮＡＮＤ回路２０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ａ１に接続される。Ｔフリップフロップ回路１０２は、出力端子ＱがＴフリップフロップ回路１０３の入力端子Ｔとデコーダ回路４０１の入力端子Ｂ２に接続され、出力端子ＱＸがデコーダ回路４０１の入力端子Ｂ２Ｘと３ＮＡＮＤ回路２０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ｂ１に接続される。Ｔフリップフロップ回路１０３は、出力端子Ｑがデコーダ回路４０１の入力端子Ｃ２に接続され、出力端子ＱＸがデコーダ回路４０１の入力端子Ｃ２Ｘと３ＮＡＮＤ回路２０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ｃ１に接続される。

デコーダ回路４０１は、内部で以下のように接続される。入力端子Ａ１は、３ＮＡＮＤ回路５０７、３ＮＯＲ回路５０６、インバータ回路５０８、３ＮＯＲ回路５０４、３ＮＯＲ回路５０２、３ＮＯＲ回路５００の入力端子に接続される。入力端子Ｂ１は、３ＮＡＮＤ回路５０７、３ＮＯＲ回路５０５、インバータ回路５０９、３ＮＯＲ回路５０１の入力端子に接続される。入力端子Ｂ２は、３ＮＯＲ回路５０４、３ＮＯＲ回路５００の入力端子に接続される。入力端子Ｂ２Ｘは、３ＮＯＲ回路５０６、３ＮＯＲ回路５０２の入力端子に接続される。入力端子Ｃ１は、３ＮＡＮＤ回路５０７、３ＮＯＲ回路５０３の入力端子に接続される。入力端子Ｃ２は、３ＮＯＲ回路５０２、５０１、５００の入力端子に接続される。入力端子Ｃ２Ｘは、３ＮＯＲ回路５０６、５０５、５０４の入力端子に接続される。インバータ回路５０８の出力端子は、３ＮＯＲ回路５０１、３ＮＯＲ回路５０３、３ＮＯＲ回路５０５の入力端子に接続される。インバータ回路５０９の出力端子は、３ＮＯＲ回路５０３の入力端子に接続される。

次に、第１の実施形態のタイミング発生回路の動作について説明する。図３は、第１の実施形態のタイミング発生回路の動作を示すタイミングチャートである。

信号ＳＹＳは、システムイネーブル時にハイレベルとなる。信号ＳＹＳがハイレベルの時、クロック信号ＣＬＫが入力されるとＴフリップフロップ回路１０１〜１０３の出力の状態からデコーダ回路４０１は、タイミングの異なるＭ０〜Ｍ６の７通りの出力パルスと信号ＤＥＣ７を出力する。ＲＳラッチ回路２０３の出力ＣＹ０Ｘがローレベル出力時に、２ＮＯＲ回路２０４は、信号ＤＥＣ７がローレベルの時に８つ目の出力パルスＭ７を出力する。信号ＳＹＳがハイレベルになった直後は、信号ＤＥＣ７はローレベルになっているが、信号ＣＹ０Ｘがハイレベルになっているため、出力パルスＭ７はローレベルになる。

システムリセット時、信号ＳＹＳはローレベルとなる。ラッチ回路２０３は、信号ＳＹＳでリセットされる。Ｔフリップフロップ回路１０１〜１０３は、インバータ回路２０５が出力する信号ＳＹＳ＿ＤＬＹでリセットされる。すなわち、ラッチ回路２０３は、Ｔフリップフロップ回路１０１〜１０３より先にリセットされる。従って、信号ＣＹ０Ｘは、信号ＤＥＣ７がローレベルになるよりも先にハイレベルになるので、出力パルスＭ７はローレベルを保持する。

以上に説明したように、第１の実施形態のタイミング発生回路は、３つのＴフリップフロップで構成したバイナリカウンタで、バイナリカウンタのリセット時の２進数の状態をシステムリセット時と出力パルスの生成に併用することで、リセット時を含むバイナリカウンタで生成する２進数の８通りの状態から、タイミングの異なる８通りの出力パルスを生成することが出来る。すなわち、３ビットのＴフリップフロップ回路と、３ＮＡＮＤ回路と、２ＮＯＲ回路と、デコーダ回路により、タイミングの異なるＭ０〜Ｍ７の８通りの出力パルスを発生するので、回路規模を小さくすることができる。

［第２の実施形態］
第１の実施形態では、３ビットのＴフリップフロップ回路で構成したバイナリカウンタと３ＮＡＮＤ、３ＮＯＲで構成されたデコーダ回路により、タイミングの異なる８通りの出力パルスを生成したが、発生可能な出力パルス数は、８通りに限定されるものではなく、例えば、第１の実施形態にＤフリップフロップ回路を加えることにより、９通りのタイミングの異なる出力パルスを生成する事が可能である。

まず、第２の実施形態のタイミング発生回路の構成について説明する。図４に、第２の実施形態のタイミング発生回路の回路図を示す。

第２の実施形態のタイミング発生回路は、バイナリカウンタ５０と、遅延回路２０１と、３ＮＡＮＤ回路２０２と、ＲＳラッチ回路２０３と、２ＮＯＲ回路３０１と、３ＮＯＲ回路３０２と、Ｄフリップフロップ回路３０３と、３ＮＯＲ回路３０４と、インバータ回路３０５、３０６と、デコーダ回路４０１を備える。
クロック信号入端子ＣＬＫは、Ｔフリップフロップ回路１０１とＤフリップフロップ回路３０３に接続する。

クロック信号入端子ＣＬＫは、バイナリカウンタ５０の入力端子とＤフリップフロップ回路３０３の入力端子Ｃに接続される。入力端子ＳＹＳは、遅延回路２０１と２ＮＯＲ回路３０１を介してバイナリカウンタ５０のリセット端子と、ＲＳラッチ回路２０３の端子ＲＸと、Ｄフリップフロップ回路３０３の入力端子ＲＸに接続される。バイナリカウンタ５０の出力端子は、デコーダ回路４０１と３ＮＡＮＤ回路２０２と３ＮＯＲ回路３０２に接続される。３ＮＡＮＤ回路２０２の出力端子は、ＲＳラッチ回路２０３の端子ＳＸに接続される。３ＮＯＲ回路３０２の出力端子は、Ｄフリップフロップ回路３０３の入力端子Ｄに接続される。Ｄフリップフロップ回路３０３の出力端子ＭＸはインバータ回路３０５の入力端子に接続され、出力端子ＱＸはインバータ回路３０６の入力端子に接続される。インバータ回路３０５の出力端子はタイミング発生回路の出力端子Ｍ７に接続される。インバータ回路３０６の出力端子は、２ＮＯＲ回路３０１の入力端子に接続される。３ＮＯＲ回路３０４は、入力端子がデコーダ回路４０１の出力端子ＤＥＣ７とインバータ回路３０５の出力端子とＲＳラッチ回路２０３の出力端子ＱＸに接続され、出力端子はタイミング発生回路の出力端子Ｍ８に接続される。デコーダ回路４０１の他の７つの出力端子は、夫々タイミング発生回路の出力端子Ｍ０〜Ｍ６に接続される。

Ｔフリップフロップ回路１０１は、出力端子ＱがＴフリップフロップ回路１０２の入力端子Ｔと３ＮＡＮＤ回路２０２の入力端子に接続され、出力端子ＱＸが３ＮＯＲ回路３０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ａ１に接続される。Ｔフリップフロップ回路１０２は、出力端子ＱがＴフリップフロップ回路１０３の入力端子Ｔとデコーダ回路４０１の入力端子Ｂ２に接続され、出力端子ＱＸがデコーダ回路４０１の入力端子Ｂ２Ｘと３ＮＡＮＤ回路２０２の入力端子と３ＮＯＲ回路３０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ｂ１に接続される。Ｔフリップフロップ回路１０３は、出力端子Ｑがデコーダ回路４０１の入力端子Ｃ２に接続され、出力端子ＱＸがデコーダ回路４０１の入力端子Ｃ２Ｘと３ＮＡＮＤ回路２０２の入力端子と３ＮＯＲ回路３０２の入力端子に接続され、出力端子ＭＸがデコーダ回路４０１の入力端子Ｃ１に接続される。
デコーダ回路４０１の内部の接続は、第１の実施形態と同様に接続される。

次に、第２の実施形態のタイミング発生回路の動作について説明する。
図５は、第２の実施形態のタイミング発生回路の動作を示すタイミングチャートである。

システムイネーブル時、信号ＳＹＳはハイレベルとなる。信号ＳＹＳがハイレベルの時、クロック信号ＣＬＫが入力されるとＴフリップフロップ回路１０１〜１０３の出力の状態からデコーダ回路４０１は、タイミングの異なるＭ０〜Ｍ６の７通りの出力パルスと信号ＤＥＣ７を出力する。Ｄフリップフロップ回路３０３は、３ＮＯＲ回路３０２の出力Ｓ６を半クロックだけシフトして、８つ目の出力パルスＭ７を出力する。ＲＳラッチ回路２０３の出力ＣＹ０Ｘと信号ＤＥＣ７がローレベル出力時、出力パルスＭ７がローレベルになるタイミングで、３ＮＯＲ回路３０４は９つ目の出力パルスＭ８を出力する。信号ＳＹＳがハイレベルになった直後は、信号ＤＥＣ７はローレベルになっているが、信号ＣＹ０Ｘがハイレベルになっているため、出力パルスＭ８はローレベルになる。システムリセット時、信号ＳＹＳは、ローレベルとなる。信号ＳＹＳがローレベルになった直後は、遅延回路２０１により、信号ＳＹＳ＿ＤＬＹは、信号ＳＹＳより遅くローレベルを出力するので、ラッチ回路２０３は、Ｔフリップフロップ回路１０１〜１０３より先にリセットされる。したがって、信号ＣＹ０Ｘは、信号ＤＥＣ７がローレベルを出力するよりも先にハイレベルが出力されるので、出力パルスＭ８はローレベルを保持する。

以上に説明したように、第２の実施形態のタイミング発生回路は、３ビットのＴフリップフロップ回路と、３ＮＡＮＤ回路と、２つの３ＮＯＲ回路と、２ＮＯＲ回路と、Ｄフリップフロップ回路と、２つのインバータ回路と、デコーダ回路により、タイミングの異なるＭ０〜Ｍ８の９通りの出力パルスを発生するので、回路規模を小さくすることができる。

５０ バイナリカウンタ
２０１ 遅延回路
２０３ ＲＳラッチ回路
４０１ デコーダ回路

Claims (1)

1. バイナリカウンタとデコーダ回路とを備え、クロック信号とＳＹＳ信号に基づいてパルス信号を出力するタイミング発生回路であって、
   システムリセット時に前記ＳＹＳ信号が入力されると所定の信号を出力するラッチ回路と、前記システムリセット時に前記ＳＹＳ信号を遅延して出力し前記バイナリカウンタをリセットする遅延回路と、論理回路と、を備え、
   前記バイナリカウンタは３つのＴフリップフロップ回路で構成し、前記クロック信号が入力されてカウント動作を行って前記３つのＴフリップフロップ回路が出力する信号を出力し、
   前記デコーダ回路は、前記バイナリカウンタが出力する信号を入力し、７通りのパルス信号（Ｍ０〜Ｍ６）と８通り目のパルス信号（Ｍ７）を生成するための信号ＤＥＣ７を出力し、前記信号ＤＥＣ７は、前記バイナリカウンタが、前記ＳＹＳ信号によりリセットされたとき、または、カウント動作によりリセットされたとき、に出力され、
   前記論理回路は、第一の入力端子に前記ラッチ回路の出力端子が接続され、第二の入力端子に前記デコーダ回路の前記信号ＤＥＣ７が出力されるビット端子が接続され、前記第二の入力端子に前記信号ＤＥＣ７が入力されたとき、前記第一の入力端子に前記所定の信号が入力されていないときには前記８通り目のパルス信号（Ｍ７）を出力し、前記第一の入力端子に前記所定の信号が入力されてるときには前記８通り目のパルス信号（Ｍ７）を出力しない
   ことを特徴とするタイミング発生回路。

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