JP2017175633A5 - - Google Patents

Claims (17)

1. フリップフロップ回路であって、
   データ信号を受けるための第１の入力端子と、クロック信号を受けるための第２の入力端子と、第１のノードにおける出力端子とを含む第１のラッチと、
   前記第１のラッチの前記出力端子に直接接続された第１の入力端子と、前記クロック信号を受けるための第２の入力端子と、出力信号を供給するための出力端子とを含む第２のラッチと、ここにおいて、前記第１のラッチ及び前記第２のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、
   前記第１のラッチは、
   前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
   前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記第１のノードに結合された出力端子とを含む第１のＮＡＮＤゲートと、
   前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記第１のノードに結合された第２の入力端子と、第２のノードにおいて前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと
   を備える、フリップフロップ回路。
2. 前記第１のラッチは、前記クロック信号が論理ロー状態にある場合には、前記第２のノードにおいて前記データ信号の相補を記憶するものとし、
   前記第１のラッチは、前記クロック信号が論理ハイ状態にある場合には、前記第１のノードを介して前記データ信号を前記第２のラッチにパスするものとする、
   請求項１に記載のフリップフロップ回路。
3. 前記第２のラッチは、
   前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
   前記第１のノードに結合された第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと
   を備える、請求項１に記載のフリップフロップ回路。
4. 前記第２のラッチは、前記クロック信号が論理ロー状態にある場合、前記出力信号の前の状態を出力するものとして、
   前記第２のラッチは、前記クロック信号が論理ハイ状態にある場合、前記データ信号に応答して前記出力信号をドライブするものとする、
   請求項３に記載のフリップフロップ回路。
5. フリップフロップ回路であって、
   データ信号を受けるための第１の入力端子と、クロック信号を受けるための第２の入力端子と、第１のノードにおける出力端子とを含む第１のラッチと、
   前記第１のラッチの前記出力端子に直接接続された第１の入力端子と、前記クロック信号を受けるための第２の入力端子と、出力信号を供給するための出力端子とを含む第２のラッチと、ここにおいて、前記第１のラッチ及び前記第２のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、
   前記第１のラッチは、ＮＡＮＤゲートに接続された第１のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備え、
   前記第２のラッチは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、
   フリップフロップ回路。
6. データ信号に応答して出力信号を選択的にドライブするフリップフロップ回路であって、
   前記データ信号及びクロック信号を受けるための入力端子を含み、前記クロック信号が第１の状態にある場合、前記データ信号の相補をラッチするための出力端子を含む第１の論理ゲートと
   前記クロック信号、及び前記データ信号の前記相補を受けるための入力端子を含み、内部信号を生成するための出力端子を含む第２の論理ゲートと
   を備える第１のラッチと、
   前記第１のラッチに直接接続され、
   前記クロック信号、前記出力信号、及び前記内部信号を受けるための入力端子を含み、前記出力信号を生成するための出力端子を含む第３の論理ゲートと、
   を備える第２のラッチと、
   を備えるフリップフロップ回路。
7. 前記第１の論理ゲート、前記第２の論理ゲート及び前記第３の論理ゲートは、前記クロック信号の同じ位相上で動作するものとする、請求項６に記載のフリップフロップ回路。
8. 前記フリップフロップ回路は、パスゲート回路を含まない、請求項６に記載のフリップフロップ回路。
9. 前記第２の論理ゲートは、前記クロック信号が前記第１の状態にある場合には、前記内部信号を論理ハイ状態にドライブするものとし、
   前記第２の論理ゲートは、前記クロック信号が第２の状態にある場合には、前記データ信号を示す状態に前記内部信号をドライブするものとする、
   請求項６に記載のフリップフロップ回路。
10. 前記第３の論理ゲートは、前記クロック信号が前記第１の状態にある場合には、前記出力信号の前の状態を維持するものとし、
    前記第３の論理ゲートは、前記クロック信号が第２の状態にある場合には、前記内部信号の前記状態に前記出力信号をドライブするものとする、
    請求項６に記載のフリップフロップ回路。
11. 前記第１の論理ゲートは、第１のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備え、
    前記第２の論理ゲートは、ＮＡＮＤゲートを備え、
    前記第３の論理ゲートは、第２のＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、
    請求項６に記載のフリップフロップ回路。
12. 前記第１、第２、及び第３の論理ゲートは、各々、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴ論理ゲートを備える、請求項６に記載のフリップフロップ回路。
13. 前記第１のラッチは、
    前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
    前記クロック信号を受けるための第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、
    前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと を備える、請求項６に記載のフリップフロップ回路。
14. 前記第２のラッチは、
    前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
    前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子と含む第３のＮＡＮＤゲートと
    を備える、請求項１３に記載のフリップフロップ回路。
15. 前記データ信号及び前記出力信号を受けるための入力端子を含み、フィードバック信号を前記第２の論理ゲートに供給するための出力端子を含むＮＯＲゲート
    をさらに備える、請求項６に記載のフリップフロップ回路。
16. 前記第１のラッチは、
    前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第１のＯＲゲートと、
    前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
    前記第２のＯＲゲートの前記出力端子に結合された第１の入力端子と、第２の入力端子と、前記内部信号を受けるための出力端子とを含む第１のＮＡＮＤゲートと、
    前記第１のＯＲゲートの前記出力端子に結合された第１の入力端子と、前記内部信号を受けるための第２の入力端子と、前記第１のＮＡＮＤゲートの前記第２の入力端子に結合された出力端子とを含む第２のＮＡＮＤゲートと を備える、請求項１５に記載のフリップフロップ回路。
17. 前記第２のラッチは、
    前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第２のＯＲゲートと、
    前記内部信号を受けるための第１の入力端子と、前記第２のＯＲゲートの前記出力端子に結合された第２の入力端子と、前記出力信号の相補を供給するための出力端子とを含む第３のＮＡＮＤゲートと
    を備える、請求項１６に記載のフリップフロップ回路。