JP2015535401A - 動的電力を低減するためのクロックゲート回路 - Google Patents
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Abstract
Description
Claims (17)
- クロックゲート回路であって、前記クロックゲート回路は下記を備える、
入力クロック信号を受け取るための第1の入力端子と、
クロックイネーブル信号を受け取るための第2の入力端子と、
前記入力クロック信号と前記クロックイネーブル信号とを受け取るための第1および第2の入力端子を有し、ラッチイネーブル信号を生成するための出力端子を有するラッチ制御回路と、
前記クロックイネーブル信号に応じるデータ端子と、前記ラッチイネーブル信号に応じるラッチイネーブル端子とを有し、クロックゲート制御信号を生成するための出力端子を有するストレージラッチと、
前記入力クロック信号と前記クロックゲート制御信号とを受け取るための入力端子を有し、出力クロック信号を生成するための出力端子を有する論理ゲート。 - 請求項1に記載のクロックゲート回路であって、前記クロックゲート回路が、前記入力クロック信号をゲート制御するようにイネーブルされた場合、前記ラッチ制御回路は、前記ラッチイネーブル信号を、強制的に一定の論理状態にする、
クロックゲート回路。 - 請求項1に記載のクロックゲート回路であって、前記入力クロック信号が前記出力クロック信号として伝搬することを可能とするように前記クロックゲート回路がディセーブルされている場合、前記ラッチ制御回路は、前記入力クロック信号を前記ラッチイネーブル信号として通過させる、
クロックゲート回路。 - 請求項1に記載のクロックゲート回路であって、前記ラッチ制御回路は、前記クロックゲート制御信号を受け取るための第3の入力端子を含む、
クロックゲート回路。 - 請求項4に記載のクロックゲート回路であって、前記ラッチ制御回路は下記を備える、
前記クロックイネーブル信号に応じる第1の入力と、前記クロックゲート制御信号に応じる第2の入力と、出力とを有するANDゲートと、
前記入力クロック信号に応じる第1の入力と、前記ANDゲートの前記出力に結合された第2の入力と、前記ラッチイネーブル信号を生成するための出力とを有するNORゲート。
- 請求項4に記載のクロックゲート回路であって、前記ラッチ制御回路は下記を備える、
前記クロックイネーブル信号に応じる入力と、出力とを有するインバータと、
前記インバータの前記出力に結合された第1の入力と、前記クロックゲート制御信号に応じる第2の入力と、出力とを有するANDゲートと、
前記入力クロック信号に応じる第1の入力と、前記ANDゲートの前記出力に結合された第2の入力と、前記ラッチイネーブル信号を生成するための出力とを有するNORゲート。 - 請求項1に記載のクロックゲート回路であって、前記ストレージラッチは下記を備える、
供給電圧と接地電位との間に直列に結合されたPMOSトランジスタならびに第1、第2、および第3のNMOSトランジスタ、ここにおいて、前記PMOSトランジスタおよび前記第1のNMOSトランジスタのゲートは、前記論理ゲートの前記出力端子に接続され、前記第2のNMOSトランジスタのゲートは、前記ラッチイネーブル信号に応じ、前記第3のNMOSトランジスタのゲートは、前記クロックゲート制御信号に応じる、と、
前記クロックイネーブル信号に応じる入力端子と、前記クロックゲート制御信号を生成するための出力と、前記ラッチイネーブル信号に応じる制御端子とを有するパスゲート。 - 請求項7に記載のクロックゲート回路であって、前記ラッチイネーブル信号は、前記クロックイネーブル信号がデアサートされることに応じて、前記パスゲートを、非電導状態に維持する、クロックゲート回路。
- クロックイネーブル信号に応じて、入力クロック信号を出力クロック信号として選択的に通過させるためのクロックゲート回路であって、前記クロックゲート回路は下記を備える、
前記入力クロック信号と、前記クロックイネーブル信号と、クロックゲート制御信号とを受け取るための入力端子を有し、ラッチイネーブル信号を生成するための出力端子を有するラッチ制御回路と、
前記クロックイネーブル信号に応じるデータ端子と、前記ラッチイネーブル信号に応じるラッチイネーブル端子とを有し、前記クロックゲート制御信号を生成するための出力端子を有するストレージラッチと、
前記入力クロック信号と前記クロックゲート制御信号とを受け取るための入力端子を有し、出力クロック信号を生成するための出力端子を有する論理ゲート。 - 請求項9に記載のクロックゲート回路であって、前記クロックゲート回路がイネーブルされた場合、前記ラッチ制御回路は、前記ラッチイネーブル信号を、強制的に一定の論理状態にする、クロックゲート回路。
- 請求項10に記載のクロックゲート回路であって、前記クロックゲート回路がイネーブルされた場合、前記論理ゲートは、前記出力クロック信号を、強制的に一定の論理状態にする、クロックゲート回路。
- 請求項9に記載のクロックゲート回路であって、前記クロックゲート回路がディセーブルされた場合、前記ラッチ制御回路は、前記入力クロック信号を前記ラッチイネーブル信号として通過させる、クロックゲート回路。
- 請求項12に記載のクロックゲート回路であって、前記クロックゲート回路がディセーブルされた場合、前記論理ゲートは、前記入力クロック信号を前記出力クロック信号として通過させる、クロックゲート回路。
- 請求項9に記載のクロックゲート回路であって、前記ラッチ制御回路は下記を備える、
前記クロックイネーブル信号に応じる第1の入力と、前記クロックゲート制御信号に応じる第2の入力と、出力とを有するANDゲートと、
前記入力クロック信号に応じる第1の入力と、前記ANDゲートの前記出力に結合された第2の入力と、前記ラッチイネーブル信号を生成するための出力とを有するNORゲート。 - 請求項9に記載のクロックゲート回路であって、前記ラッチ制御回路は下記を備える、
前記クロックイネーブル信号に応じる入力と、出力とを有するインバータと、
前記インバータの前記出力に結合された第1の入力と、前記クロックゲート制御信号に応じる第2の入力と、出力とを有するANDゲートと、
前記入力クロック信号に応じる第1の入力と、前記ANDゲートの前記出力に結合された第2の入力と、前記ラッチイネーブル信号を生成するための出力とを有するNORゲート。 - 請求項9に記載のクロックゲート回路であって、前記ストレージラッチは下記を備える、
供給電圧と接地電位との間に直列に結合されたPMOSトランジスタならびに第1、第2、および第3のNMOSトランジスタ、ここにおいて、前記PMOSトランジスタおよび前記第1のNMOSトランジスタのゲートは、前記論理ゲートの前記出力端子に接続され、前記第2のNMOSトランジスタのゲートは、前記ラッチイネーブル信号に応じ、前記第3のNMOSトランジスタのゲートは、前記クロックゲート制御信号に応じる、と、
前記クロックイネーブル信号に応じる入力端子と、前記クロックゲート制御信号を生成するための出力と、前記ラッチイネーブル信号に応じる制御端子とを有するパスゲート。 - 請求項16に記載のクロックゲート回路であって、前記ラッチイネーブル信号は、前記クロックイネーブル信号がデアサートされることに応じて、前記パスゲートを、非電導状態に維持する、
クロックゲート回路。
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