DE102020130542A1

DE102020130542A1 - Taktsteuerschaltung und verfahren zu deren betrieb

Info

Publication number: DE102020130542A1
Application number: DE102020130542.7A
Authority: DE
Inventors: Hadi Rasouli; Jerry Chang Jui Kao; Xiangdong Chen; Tzu-Ying LIN; Yung-Chen Chen; Hui-Zhong ZHUANG; Chi-Lin Liu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-01-17
Filing date: 2020-11-19
Publication date: 2021-07-22
Also published as: CN113141177A; CN113141177B

Abstract

Eine Taktsteuerschaltung weist ein NOR-Logikgatter, ein Durchlassgatter, ein kreuzgekoppeltes Transistorpaar und einen ersten Transistor auf. Das NOR-Logikgatter ist an einen ersten Knoten gekoppelt und empfängt ein erstes und ein zweites Freigabesignal und gibt ein erstes Steuersignal aus. Das Durchlassgatter ist zwischen den ersten und einen zweiten Knoten gekoppelt und empfängt das erste Steuersignal, ein invertiertes Takteingangssignal und ein Taktausgangssignal. Das kreuzgekoppelte Transistorpaar ist zwischen den zweiten Knoten und einen Ausgangsknoten gekoppelt und empfängt zumindest ein zweites Steuersignal. Der erste Transistor weist einen ersten Gate-Anschluss, der dafür konfiguriert ist, das invertierte Takteingangssignal zu empfangen, einen ersten Drain-Anschluss, der an den Ausgangsknoten gekoppelt ist, und einen ersten Source-Anschluss auf, der an eine Referenzspannungsversorgung gekoppelt ist. Der erste Transistor passt in Reaktion auf das invertierte Takteingangssignal das Taktausgangssignal an.

Description

BEANSPRUCHTE PRIORITÄT UND QUERVERWEIS
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/962,817 , eingereicht am 17. Januar 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
HINTERGRUND
Die Industrie der integrierten Halbleiterschaltungen (ICs) hat eine Vielzahl von digitalen Einrichtungen hervorgebracht, um Probleme in einer Reihe von verschiedenen Bereichen zu lösen. Einige dieser digitalen Einrichtungen, wie beispielsweise ein Taktbaum (clock tree), werden zum Verteilen eines gemeinsamen Taktsignals auf verschiedene Schaltungen verwendet, um den Betrieb der Schaltungen zu synchronisieren. In manchen Fällen resultieren die unterschiedlichen Eintreffzeiten der Taktsignale an zwei oder mehr der verschiedenen Schaltungen innerhalb der ICs in Fehlern, welche die IC-Leistung beeinträchtigen. Des Weiteren beeinträchtigt in den zunehmend kleiner und komplexer werdenden ICs die Leistungsaufnahme durch den Taktbaum auch die IC-Leistung und die Fläche.
Figurenliste
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

1A ist ein Blockschaltbild einer integrierten Schaltung gemäß einigen Ausführungsformen.
1B ist ein Diagramm einer Wellenform einer Taktsteuerzelle der integrierten Schaltung aus FIG. lA gemäß einigen Ausführungsformen.
2A ist ein Schaltbild einer Taktsteuerschaltung gemäß einigen Ausführungsformen.
2B ist ein Diagramm einer Wellenform der Taktsteuerschaltung aus 2A gemäß einigen Ausführungsformen.
3A ist ein Schaltbild einer Taktsteuerschaltung gemäß einigen Ausführungsformen.
3B ist ein Diagramm einer Wellenform der Taktsteuerschaltung aus 3A gemäß einigen Ausführungsformen.
4 ist ein Schaltbild eines Inverters 400 gemäß einigen Ausführungsformen.
5A ist ein Schaltbild einer Taktsteuerschaltung gemäß einigen Ausführungsformen.
5B ist ein Diagramm einer Wellenform der Taktsteuerschaltung aus 5A gemäß einigen Ausführungsformen.
6A ist ein Schaltbild einer Taktsteuerschaltung gemäß einigen Ausführungsformen.
6B ist ein Diagramm einer Wellenform der Taktsteuerschaltung aus 6A gemäß einigen Ausführungsformen.
7A ist ein Schaltbild einer Taktsteuerschaltung gemäß einigen Ausführungsformen.
7B ist ein Diagramm einer Wellenform der Taktsteuerschaltung aus 7A gemäß einigen Ausführungsformen.
8A bis 8B sind ein Flussdiagramm eines Verfahrens zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG
Die nachfolgende Offenbarung stellt verschiedene Ausführungsformen bzw. Beispiele zum Umsetzen von Merkmalen des bereitgestellten Erfindungsgegenstands bereit. Konkrete Beispiele von Komponenten, Materialien, Werten, Schritten, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Hierbei handelt es sich freilich lediglich um nicht einschränkende Beispiele. Es sind auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen denkbar. Beispielsweise kann in der nachfolgenden Beschreibung die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in unmittelbarem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal gegebenenfalls nicht in unmittelbarem Kontakt stehen. Zudem können in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen behandelten Ausführungsformen und/oder Konfigurationen vor.
Ferner werden Bezeichnungen von Raumbeziehungen wie beispielsweise „unter“, „unter(halb)“, „untere/r/s“, „über/oberhalb“, „obere/r/s“ und Ähnliches hierin gegebenenfalls aus Gründen einer vereinfachten Beschreibung verwendet, um eine Beziehung eines Elements oder Merkmals gegenüber einem oder mehreren anderen Elementen oder Merkmalen wie in den Figuren veranschaulicht zu beschreiben. Die Bezeichnungen der Raumbeziehungen sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung auch andere Ausrichtungen des Bauelements in der Anwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Raumbeziehungsbeschreibungen können entsprechend analog interpretiert werden.
Gemäß einigen Ausführungsformen weist eine Taktsteuerschaltung ein NOR-Logikgatter, ein Durchlassgatter (Transmission Gate), ein kreuzgekoppeltes Transistorpaar und einen ersten Transistor auf. Das NOR-Logikgatter ist an einen ersten Knoten gekoppelt und ist dafür konfiguriert, ein erstes Freigabesignal und ein zweites Freigabesignal zu empfangen und ein erstes Steuersignal auszugeben. Das Durchlassgatter ist zwischen den ersten Knoten und einen zweiten Knoten gekoppelt und ist dafür konfiguriert, das erste Steuersignal, ein invertiertes Takteingangssignal und ein Taktausgangssignal zu empfangen.
Das kreuzgekoppelte Transistorpaar ist zwischen den zweiten Knoten und einen Ausgangsknoten gekoppelt und ist dafür konfiguriert, zumindest ein zweites Steuersignal zu empfangen. Der erste Transistor ist dafür konfiguriert, in Reaktion auf das invertierte Takteingangssignal das Taktausgangssignal anzupassen. In einigen Ausführungsformen ist der erste Transistor von einem ersten Typ. Der erste Transistor weist einen ersten Gate-Anschluss, einen ersten Drain-Anschluss und einen ersten Source-Anschluss auf. Der erste Gate-Anschluss ist dafür konfiguriert, das invertierte Takteingangssignal zu empfangen. Der erste Drain-Anschluss ist an zumindest den Ausgangsknoten gekoppelt. Der erste Source-Anschluss ist an eine Referenzspannungsversorgung gekoppelt.
Durch Nutzung der Taktsteuerschaltung wird eine Anzahl durch das invertierte Eingangstaktsignal geschalteter Transistoren verglichen mit anderen Taktsteuerschaltungen verringert, was dazu führt, dass die Taktsteuerschaltung weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung weniger Fläche einnimmt als andere Taktsteuerzellen.
INTEGRIERTE SCHALTUNG
1A ist ein Blockschaltbild einer integrierten Schaltung 100A gemäß einigen Ausführungsformen.
Die integrierte Schaltung 100A weist eine Taktsteuerzelle 102, eine Taktsteuerzelle 104, eine Logikzelle 106 und eine Logikzelle 108 auf.
Die Taktsteuerzelle 102 ist an die Taktsteuerzelle 104 und die Logikzelle 106 gekoppelt. Die Taktsteuerzelle 104 ist an die Taktsteuerzelle 102 und die Logikzelle 108 gekoppelt.
Die Taktsteuerzelle 102 ist dafür konfiguriert, ein Eingangstaktsignal CPo, ein Test-Freigabesignal TEo und ein Freigabesignal E0 zu empfangen. Die Taktsteuerzelle 102 ist dafür konfiguriert, auf einem Ausgangsanschluss ein Ausgangstaktsignal Q0 auszugeben. In einigen Ausführungsformen handelt es sich bei dem Eingangstaktsignal CP0 um ein oszillierendes Signal mit einer Schwingungsfrequenz F0in. In einigen Ausführungsformen handelt es sich bei dem Eingangstaktsignal CP0 um einen Einphasentakt. In einigen Ausführungsformen handelt es sich bei dem Ausgangstaktsignal Q0 um ein oszillierendes Signal mit einer Schwingungsfrequenz F0out.
In einigen Ausführungsformen, falls die Taktsteuerzelle 102 durch das Freigabesignal E0 oder das Test-Freigabesignal TEo freigegeben oder aktiviert wird, schaltet oder oszilliert das Ausgangstaktsignal Q0 mit der Schwingfrequenz F0out und gleicht das Ausgangstaktsignal Q0 im Wesentlichen dem Eingangstaktsignal CP0. In einigen Ausführungsformen umfasst „im Wesentlichen gleich“ Werte innerhalb eines Bereichs eines Referenzwerts, z.B. ±5 % des Referenzwerts.
In einigen Ausführungsformen, falls die Taktsteuerzelle 102 durch das Freigabesignal E0 oder das Test-Freigabesignal TEo gesperrt oder deaktiviert wird, wird das Ausgangstaktsignal Q0 mit einem logisch niedrigen Signal oder einem logisch hohen Signal festgelegt.
Ein Eingangsanschluss der Taktsteuerzelle 104 ist an den Ausgangsanschluss der Taktsteuerzelle 102 gekoppelt und ist dafür konfiguriert, das Ausgangstaktsignal Q0 zu empfangen. In einigen Ausführungsformen entspricht das Ausgangstaktsignal Q0 einem Eingangstaktsignal CP1.
Die Taktsteuerzelle 104 ist dafür konfiguriert, das Eingangstaktsignal CP1, ein Test-Freigabesignal TE1 und ein Freigabesignal E1 zu empfangen. Die Taktsteuerzelle 104 ist dafür konfiguriert, auf einem Ausgangsanschluss ein Ausgangstaktsignal Q1 auszugeben. In einigen Ausführungsformen handelt es sich bei dem Eingangstaktsignal CP1 um ein schwingendes Signal mit einer Schwingungsfrequenz F1in. In einigen Ausführungsformen handelt es sich bei dem Eingangstaktsignal CP1 um einen Einphasentakt. In einigen Ausführungsformen handelt es sich bei dem Ausgangstaktsignal Q1 um ein schwingendes Signal mit einer Schwingungsfrequenz F1out.
In einigen Ausführungsformen, falls die Taktsteuerzelle 104 durch das Freigabesignal E1 oder das Test-Freigabesignal TE1 freigegeben oder aktiviert wird, schaltet oder oszilliert das Ausgangstaktsignal Q1 mit der Schwingfrequenz F1out und gleicht das Ausgangstaktsignal Q1 im Wesentlichen dem Eingangstaktsignal CP1.
In einigen Ausführungsformen, falls die Taktsteuerzelle 104 durch das Freigabesignal E1 oder das Test-Freigabesignal TE1 gesperrt oder deaktiviert wird, wird das Ausgangstaktsignal Q1 mit einem logisch niedrigen Signal oder einem logisch hohen Signal festgelegt.
In einigen Ausführungsformen handelt es sich zumindest bei der Taktsteuerzelle 102 oder 104 um eine integrierte Taktsteuerzelle (ICG-, Integrated-Clock-Gating-, Zelle). Auch andere Anzahlen an Taktsteuerzellen 102 oder 104 oder Taktbaumzweigen in 1A liegen im Umfang der vorliegenden Offenbarung.
Die Logikzelle 106 ist an den Ausgangsanschluss der Taktsteuerzelle 102 gekoppelt und ist dafür konfiguriert, das Ausgangstaktsignal Q0 von der Taktsteuerzelle 102 zu empfangen. In einigen Ausführungsformen weist die Logikzelle 106 mindestens ein oder mehrere Flipflops oder ein oder mehrere Multibit-Flipflops (MBFFs) auf.
Die Logikzelle 108 ist an den Ausgangsanschluss der Taktsteuerzelle 104 gekoppelt und ist dafür konfiguriert, das Ausgangstaktsignal Q1 von der Taktsteuerzelle 104 zu empfangen. In einigen Ausführungsformen weist die Logikzelle 108 mindestens ein oder mehrere Flipflops oder ein oder mehrere MBFFs auf.
Auch andere Anzahlen an Logikzellen 106 oder 108 oder andere Typen von Logikzellen in 1A liegen im Umfang der vorliegenden Offenbarung.
1B ist ein Diagramm einer Wellenform 100B einer Taktsteuerzelle 102 oder 104 der integrierten Schaltung 100A aus 1A gemäß einigen Ausführungsformen.
Die Wellenform 100B weist Verläufe 120, 122 und 124 von Signalen in der integrierten Schaltung 100A auf.
In einigen Ausführungsformen repräsentiert zumindest der Verlauf 120 das Eingangstaktsignal CP0 oder CP1 aus 1A, repräsentiert zumindest der Verlauf 122 das Freigabesignal E0 oder E1 aus 1A und repräsentiert der Verlauf 124 das Ausgangstaktsignal Q0 oder Q1 aus 1A.
Vor dem Zeitpunkt T1 ist der Verlauf 122 eine logische 0, somit ist die Taktsteuerzelle 102 oder 104 gesperrt oder deaktiviert, und der Verlauf 124 ist mit einer logischen 0 festgelegt. Mit anderen Worten, die Taktsteuerzelle 102 oder 104 ist durch das Freigabesignal E0 oder E1 gesperrt, und das Ausgangstaktsignal Q0 oder Q1 ist mit einer logischen 0 festgelegt.
Zum Zeitpunkt T1 geht der Verlauf 120 in eine logische 1 über.
Zum Zeitpunkt T2 schließt der Verlauf 120 den Übergang zur logischen 1 ab und bewirkt dadurch, dass die Taktsteuerzelle 102 oder 104 freigegeben oder aktiviert wird, was ermöglicht, dass das Ausgangstaktsignal Q0 oder Q1 (z.B. der Verlauf 124) schaltet oder oszilliert. Mit anderen Worten, die Taktsteuerzelle 102 oder 104 wird durch das Freigabesignal E0 oder E1 freigegeben, und das Ausgangstaktsignal Q0 oder Q1 (Verlauf 124) gleicht nach dem Zeitpunkt T2 im Wesentlichen dem Eingangstaktsignal CPo oder CP1 (Verlauf 120).
Nach dem Zeitpunkt T3 gleicht das Ausgangstaktsignal Q0 oder Q1 (Verlauf 124) im Wesentlichen dem Eingangstaktsignal CP0 oder CP1 (Verlauf 120) nach dem Zeitpunkt T2.
2A ist ein Schaltbild einer Taktsteuerschaltung 200A gemäß einigen Ausführungsformen.
Bei der Taktsteuerschaltung 200A handelt es sich um eine Ausführungsform zumindest der Taktsteuerschaltung 102 oder 104 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird die Taktsteuerschaltung 200A mit einem logisch hohen Freigabesignal E freigegeben oder aktiviert.
Die Taktsteuerschaltung 200A weist p-Transistoren M1, M2, M5, M6, M9, M10 und M13, n-Transistoren M3, M4, M7, M8, M11, M12 und M14 sowie Inverter 204 und 206 auf.
In einigen Ausführungsformen umfasst mindestens einer der n-Transistoren der vorliegenden Offenbarung einen n-Metalloxidhalbleiter-Transistor (NMOS-Transistor), einen n-Finnen-Feldeffekttransistor (FinFET) oder einen anderen geeigneten n-Transistor. In einigen Ausführungsformen umfasst mindestens einer der p-Transistoren der vorliegenden Offenbarung einen p-Metalloxidhalbleiter-Transistor (PMOS-Transistor), einen p-FinFET oder einen anderen geeigneten p-Transistor. Auch andere Transistortypen liegen im Umfang der vorliegenden Offenbarung.
Bei dem Eingangstaktsignal CP handelt es sich um eine Ausführungsform zumindest des Eingangstaktsignals CP0 oder CP1 aus 1A, bei dem Ausgangstaktsignal Q um eine Ausführungsform zumindest des Ausgangstaktsignals Q0 oder Q1 aus 1A, bei dem Freigabesignal E um eine Ausführungsform zumindest des Freigabesignals E0 oder E1 aus 1A und bei dem Test-Freigabesignal TE um eine Ausführungsform zumindest des Test-Freigabesignals TEo oder TE1 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Bei dem Test-Freigabesignal TE handelt es sich um ein logisch niedriges Signal oder ein logisch hohes Signal. In einigen Ausführungsformen handelt es sich bei dem Test-Freigabesignal TE um ein von einer externen Schaltung erzeugtes externes Freigabesignal. In einigen Ausführungsformen ist während einer Abtastprüfung zumindest die Taktsteuerschaltung 200A oder die Taktsteuerschaltung 200B, 300A, 400A, 500A oder 600A (2B, 3A, 4A, 5A oder 6A) dafür konfiguriert, in Reaktion auf das Test-Freigabesignal TE freigegeben oder aktiviert zu werden.
Bei dem Freigabesignal E handelt es sich um ein logisch niedriges Signal oder ein logisch hohes Signal. In einigen Ausführungsformen handelt es sich bei dem Freigabesignal E um ein von einer externen Schaltung erzeugtes externes Freigabesignal. In einigen Ausführungsformen wird das Freigabesignal E von einer anderen externen Schaltung erzeugt als das Test-Freigabesignal TE. In einigen Ausführungsformen wird das Freigabesignal E von einer gleichen externen Schaltung erzeugt wie das Test-Freigabesignal TE.
In einigen Ausführungsformen ist die Taktsteuerschaltung 200A dafür konfiguriert, in Reaktion auf das Freigabesignal E freigegeben oder aktiviert zu werden. In einigen Ausführungsformen hat das Freigabesignal E eine gleiche Funktion wie das Test-Freigabesignal TE, z.B. zu ermöglichen, dass das Eingangstaktsignal CP als Ausgangstaktsignal Q bis zum Ausgang zumindest der Taktsteuerschaltung 200A oder der Taktsteuerschaltung 200B, 300A, 400A, 500A oder 600A (2B, 3A, 4A, 5A oder 6A) gelangt.
Die Taktsteuerschaltung 200A weist ein NOR-Logikgatter 202 auf. Das NOR-Logikgatter 202 weist p-Transistoren M1 und M2 und n-Transistoren M3 und M4 auf. Ein Source-Anschluss des p-Transistors M1 ist an eine Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M1 ist an einen Source-Anschluss des p-Transistors M2 gekoppelt. Ein Gate-Anschluss des p-Transistors M1 und ein Gate-Anschluss des n-Transistors M4 sind miteinander gekoppelt und jeweils dafür konfiguriert, das Test-Freigabesignal TE zu empfangen.
Der Source-Anschluss des p-Transistors M2 ist an den Drain-Anschluss des p-Transistors M1 gekoppelt. Ein Gate-Anschluss des p-Transistors M2 und ein Gate-Anschluss des n-Transistors M3 sind miteinander gekoppelt und jeweils dafür konfiguriert, das Freigabesignal E zu empfangen. Ein Drain-Anschluss des p-Transistors M2, ein Drain-Anschluss des n-Transistors Mg, ein Drain-Anschluss des n-Transistors M4, ein Gate-Anschluss des p-Transistors M5, ein Gate-Anschluss des n-Transistors M8 und ein Knoten ND1 sind miteinander gekoppelt. In einigen Ausführungsformen entspricht das Signal des Knotens ND1 einem Steuersignal NET2.
Die p-Transistoren M1 und M2 sind dafür konfiguriert, selektiv die Spannungsversorgung VDD an den Knoten ND1 zu koppeln. In einigen Ausführungsformen sind die p-Transistoren M1 und M2 dafür konfiguriert, das Steuersignal NET2 zu erzeugen. In einigen Ausführungsformen handelt es sich bei dem Steuersignal NET2 um ein logisch niedriges Signal oder ein logisch hohes Signal.
Ein Source-Anschluss des n-Transistors M3 und ein Source-Anschluss des n-Transistors M4 sind an eine Referenzspannungsversorgung VSS gekoppelt. In einigen Ausführungsformen unterscheidet sich die Referenzspannungsversorgung VSS von der Spannungsversorgung VDD. In einigen Ausführungsformen ist der Source-Anschluss des n-Transistors M3 an den Source-Anschluss des n-Transistors M4 gekoppelt.
Die n-Transistoren M3 und M4 sind dafür konfiguriert, selektiv die Referenzspannungsversorgung VSS an den Knoten ND1 zu koppeln. In einigen Ausführungsformen sind die n-Transistoren M4 und M3 dafür konfiguriert, das Steuersignal NET2 zu erzeugen. In einigen Ausführungsformen wird das Steuersignal NET2 aus entweder dem Test-Freigabesignal TE oder dem Freigabesignal E invertiert.
Die n-Transistoren M3 und M4 und die p-Transistoren M1 und M2 sind als beispielhaftes NOR-Logikgatter 202 eingerichtet. In einigen Ausführungsformen handelt es sich bei dem Steuersignal NET2 um ein NOR-Ausgangssignal, das auf Grundlage der Durchführung einer NOR-Operation am Freigabesignal E und dem Test-Freigabesignal TE erzeugt wird. Auch andere Logiktypen liegen im Umfang der vorliegenden Offenbarung. Beispielsweise ist in einigen Ausführungsformen das NOR-Logikgatter 202 durch einen anderen Logiktyp ersetzt, beispielsweise ein OR-Logikgatter, ein AND-Logikgatter, ein NAND-Logikgatter oder andere geeignete Logikgatter, und die Transistoren M1, M2, M3 und M4 sind dann entsprechend diesen anderen Logiktypen eingerichtet.
Ein Source-Anschluss des p-Transistors M5 ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M5 ist an einen Source-Anschluss des p-Transistors M6 gekoppelt. Der Gate-Anschluss des p-Transistors M5 ist am Knoten ND1 an den Gate-Anschluss des n-Transistors M8 gekoppelt. Der Gate-Anschluss des p-Transistors M5 und der Gate-Anschluss des n-Transistors M8 sind jeweils dafür konfiguriert, das Steuersignal NET2 vom Knoten ND1 zu empfangen.
Der Source-Anschluss des p-Transistors M6 ist an den Drain-Anschluss des p-Transistors M5 gekoppelt. Ein Drain-Anschluss des p-Transistors M6, ein Drain-Anschluss des n-Transistors M7, ein Drain-Anschluss des p-Transistors Mg, ein Drain-Anschluss des n-Transistors M11, ein Gate-Anschluss des n-Transistors M14, ein Gate-Anschluss des p-Transistors M10, ein Eingangsanschluss des Inverters 204 und ein Knoten ND2 sind miteinander gekoppelt. Ein Gate-Anschluss des p-Transistors M6 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. Das Eingangstaktsignal CP gibt selektiv den p-Transistor M6 frei bzw. schaltet diesen ein. In einigen Ausführungsformen sind die p-Transistoren M5 und M6 dafür konfiguriert, in Reaktion auf das Steuersignal NET2 und das Takteingangssignal CP ein Steuersignal NET0 zu erzeugen. In einigen Ausführungsformen entspricht das Signal des Knotens ND2 dem Steuersignal NET0.
Der Drain-Anschluss des n-Transistors M7 ist an zumindest den Drain-Anschluss des p-Transistors M6 gekoppelt. Ein Source-Anschluss des n-Transistors M7 ist an einen Drain-Anschluss des n-Transistors M8 gekoppelt. Ein Gate-Anschluss des n-Transistors M7, ein Gate-Anschluss des p-Transistors M9, ein Drain-Anschluss des p-Transistors M10, ein Drain-Anschluss des p-Transistors M13, ein Drain-Anschluss des n-Transistors M14, ein Eingangsanschluss des Inverters 206 und ein Knoten ND3 sind miteinander gekoppelt. In einigen Ausführungsformen entspricht ein Signal des Knotens ND3 einem Steuersignal NET1. Der Gate-Anschluss des n-Transistors M7 ist dafür konfiguriert, das Steuersignal NET1 zu empfangen.
Ein Source-Anschluss des n-Transistors M8 ist an die Referenzspannungsversorgung VSS gekoppelt. Der Gate-Anschluss des n-Transistors M8 ist dafür konfiguriert, das Steuersignal NET2 zu empfangen. In einigen Ausführungsformen sind die n-Transistoren M7 und M8 dafür konfiguriert, in Reaktion auf die Steuersignale NET1 und NET2 ein Steuersignal NET0 zu erzeugen.
Ein Source-Anschluss des p-Transistors M9 ist an die Spannungsversorgung VDD gekoppelt. Der Gate-Anschluss des p-Transistors M9 ist dafür konfiguriert, das Steuersignal NET1 zu empfangen.
Ein Source-Anschluss des p-Transistors M10 ist an die Spannungsversorgung VDD gekoppelt. Der Gate-Anschluss des p-Transistors M10 ist dafür konfiguriert, das Steuersignal NET0 zu empfangen.
Die p-Transistoren M9 und M10 sind miteinander kreuzgekoppelt. Beispielsweise ist der Gate-Anschluss des p-Transistors M9 an zumindest den Drain des p-Transistors M10 und den Knoten ND3 gekoppelt. In ähnlicher Weise ist der Gate-Anschluss des p-Transistors M10 an zumindest den Drain des p-Transistors M9 und den Knoten ND2 gekoppelt. In einigen Ausführungsformen ist der p-Transistor M9 dafür konfiguriert, in Reaktion auf das Steuersignal NET1 das Steuersignal NET0 zu erzeugen. In einigen Ausführungsformen ist der p-Transistor M9 dafür konfiguriert, in Reaktion auf das Steuersignal NET1 den Knoten ND2 in Richtung einer Spannung der Spannungsversorgung VDD zu ziehen.
In einigen Ausführungsformen ist der p-Transistor M10 dafür konfiguriert, in Reaktion auf das Steuersignal NET0 das Steuersignal NET1 zu erzeugen. In einigen Ausführungsformen ist der p-Transistor M10 dafür konfiguriert, in Reaktion auf das Steuersignal NET0 den Knoten ND3 in Richtung einer Spannung der Spannungsversorgung VDD zu ziehen.
Der Drain-Anschluss des n-Transistors M11 ist an zumindest den Knoten ND2, den Eingangsanschluss des Inverters 204 und den Gate-Anschluss des n-Transistors M14 gekoppelt. Ein Source-Anschluss des n-Transistors M11, ein Drain-Anschluss des n-Transistors M12, ein Source-Anschluss des n-Transistors M14 und ein Knoten ND4 sind miteinander gekoppelt. Ein Gate-Anschluss des n-Transistors M11 ist an einen Ausgangsanschluss des Inverters 204 gekoppelt. Ein Gate-Anschluss des n-Transistors M11 ist dafür konfiguriert, ein invertiertes Steuersignal NET0B zu empfangen. In einigen Ausführungsformen ist der n-Transistor M11 dafür konfiguriert, in Reaktion auf das invertierte Steuersignal NET0B den Knoten ND2 und den Knoten ND4 elektrisch zu koppeln.
Ein Source-Anschluss des n-Transistors M12 ist an die Referenzspannungsversorgung VSS gekoppelt. Der Drain-Anschluss des n-Transistors M12 ist an zumindest den Knoten ND4 gekoppelt. Ein Gate-Anschluss des n-Transistors M12 ist an eine Quelle des Eingangstaktsignals CP gekoppelt. Der Gate-Anschluss des n-Transistors M12 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. Das Eingangstaktsignal CP gibt selektiv den n-Transistor M12 frei oder sperrt diesen. In einigen Ausführungsformen ist der n-Transistor M12 dafür konfiguriert, in Reaktion auf das Eingangstaktsignal CP den Knoten ND4 in Richtung einer Spannung der Referenzspannungsversorgung VSS zu ziehen.
Ein Source-Anschluss des p-Transistors M13 ist an die Spannungsversorgung VDD gekoppelt. Der Drain-Anschluss des p-Transistors M13 ist an zumindest den Gate-Anschluss des n-Transistors M7, den Gate-Anschluss des p-Transistors M9 den Eingangsanschluss des Inverters 206 und den Knoten ND3 gekoppelt. Ein Gate-Anschluss des p-Transistors M13 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. Das Eingangstaktsignal CP gibt selektiv den p-Transistor M13 frei oder sperrt diesen. In einigen Ausführungsformen ist der p-Transistor M13 dafür konfiguriert, in Reaktion auf das Eingangstaktsignal CP den Knoten ND3 in Richtung einer Spannung der Spannungsversorgung VDD zu ziehen. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M13, der Gate-Anschluss des p-Transistors M6 und der Gate-Anschluss des n-Transistors M12 miteinander gekoppelt.
In einigen Ausführungsformen ist der p-Transistor M13 zwischen dem p-Transistor M15 und zumindest dem p-Transistor M10 oder dem p-Transistor M9 positioniert. In einigen Ausführungsformen ist der p-Transistor M13 näher am p-Transistor M15 als zumindest dem p-Transistor M10 oder dem p-Transistor M9 positioniert. In einigen Ausführungsformen sind die an den Knoten ND3 gekoppelten Transistoren jeweils keine Dummy-Transistoren. In einigen Ausführungsformen sind keine Dummy-Transistoren an den Knoten ND3 gekoppelt, sodass die Kapazität am Knoten ND3 minimiert ist. In einigen Ausführungsformen kann eine Größe eines oder mehrerer Transistoren zumindest der Taktsteuerschaltung 200A oder 300A, 500A, 600A oder 700A (nachstehend in 3A, 5A, 6A und 7A beschrieben) um zumindest einen zusätzlichen Finger in dem entsprechenden Transistor erhöht werden, was zu einer verbesserten Ansteuerstärke und einer verbesserten Taktanstiegsverzögerung, aber auch zu einer Vergrößerung der belegten Fläche im Vergleich zu anderen Ansätzen führt.
Der Source-Anschluss des n-Transistors M14 ist an zumindest den Knoten ND4 gekoppelt. Der Drain-Anschluss des n-Transistors M14 ist an zumindest den Knoten ND3 gekoppelt. Der Gate-Anschluss des n-Transistors M14 ist an zumindest den Knoten ND2 gekoppelt. Der Gate-Anschluss des n-Transistors M14 ist dafür konfiguriert, das Steuersignal NET0 vom Knoten ND2 zu empfangen. Das Steuersignal NET0 gibt selektiv den n-Transistor M14 frei oder sperrt diesen. In einigen Ausführungsformen ist der n-Transistor M14 dafür konfiguriert, in Reaktion auf das Steuersignal NET0 den Knoten ND3 und den Knoten ND4 elektrisch zu koppeln.
Der Eingangsanschluss des Inverters 204 ist an zumindest den Knoten ND2 gekoppelt. Der Eingangsanschluss des Inverters 204 ist dafür konfiguriert, das Steuersignal NET0 zu empfangen. Der Ausgangsanschluss des Inverters 204 ist an das Gate des n-Transistors M11 gekoppelt. Der Ausgangsanschluss des Inverters 204 ist dafür konfiguriert, das invertierte Steuersignal NET0B zu erzeugen. In einigen Ausführungsformen wird das invertierte Steuersignal NET0B aus dem Steuersignal NET0 invertiert. Das invertierte Steuersignal NET0B gibt selektiv den n-Transistor M11 frei oder sperrt diesen.
Der Inverter 204 weist einen p-Transistor M17 und einen n-Transistor M18 auf.
Ein Source-Anschluss des p-Transistors M17 ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M17, ein Drain-Anschluss des n-Transistors M18 und der Gate-Anschluss des n-Transistors M11 sind miteinander gekoppelt. Ein Source-Anschluss des n-Transistors M18 ist an die Referenzspannungsversorgung VSS gekoppelt.
Ein Gate-Anschluss des p-Transistors M17 und ein Gate-Anschluss des n-Transistors M18 sind miteinander gekoppelt und jeweils dafür konfiguriert, vom Knoten ND2 das Steuersignal NET0 zu empfangen. Der Gate-Anschluss des p-Transistors M17 und der Gate-Anschluss des n-Transistors M18 sind jeweils an den Drain-Anschluss des n-Transistors M7, den Drain-Anschluss des p-Transistors M6, den Drain-Anschluss des p-Transistors M9, den Drain-Anschluss des n-Transistors M11, den Gate-Anschluss des n-Transistors M14, den Gate-Anschluss des p-Transistors M10 und den Knoten ND2 gekoppelt.
Der Eingangsanschluss des Inverters 206 ist an zumindest den Knoten ND3 gekoppelt. Der Eingangsanschluss des Inverters 206 ist dafür konfiguriert, das Steuersignal NET1 zu empfangen. Ein Ausgangsanschluss des Inverters 206 ist dafür konfiguriert, das Ausgangstaktsignal Q zu erzeugen. In einigen Ausführungsformen wird das Ausgangstaktsignal Q aus dem Steuersignal NET1 invertiert. In einigen Ausführungsformen ist der Ausgangsanschluss des Inverters 206 an Schalttechnik (nicht gezeigt) gekoppelt, die dafür konfiguriert ist, das Ausgangstaktsignal Q zu empfangen.
Der Inverter 206 umfasst einen p-Transistor M15 und einen n-Transistor M16.
Ein Source-Anschluss des p-Transistors M15 ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M15, ein Drain-Anschluss des n-Transistors M16 und ein Ausgangsanschluss der Taktsteuerschaltung 200A sind miteinander gekoppelt. Ein Source-Anschluss des n-Transistors M16 ist an die Referenzspannungsversorgung VSS gekoppelt.
Ein Gate-Anschluss des p-Transistors M15 und ein Gate-Anschluss des n-Transistors M16 sind miteinander gekoppelt und jeweils dafür konfiguriert, vom Knoten ND3 das Steuersignal NET1 zu empfangen. Der Gate-Anschluss des p-Transistors M15 und der Gate-Anschluss des n-Transistors M16 sind jeweils an den Drain-Anschluss des p-Transistors M10, den Gate-Anschluss des n-Transistors M7, den Gate-Anschluss des p-Transistors M9, den Drain-Anschluss des p-Transistors M13, den Drain-Anschluss des n-Transistors M14 und den Knoten ND3 gekoppelt.
Durch die Verwendung der Taktsteuerschaltung 200A beträgt eine Anzahl durch das Eingangstaktsignal CP geschalteter Transistoren, z.B. der p-Transistoren M6 und M13 und des n-Transistors M12, drei. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 200A die Gesamtanzahl durch das Eingangstaktsignal CP geschalteter Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 200A weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen.
In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 200A die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 200A weniger Fläche einnimmt als andere Taktsteuerzellen. Beispielsweise beträgt in einigen Ausführungsformen durch die Verwendung der Taktsteuerschaltung 200A eine Gesamtanzahl an Transistoren weniger als zwanzig. In einigen Ausführungsformen beträgt durch die Verwendung der Taktsteuerschaltung 200A die Gesamtanzahl an Transistoren achtzehn.
2B ist ein Diagramm einer Wellenform 200B der Taktsteuerschaltung 200Aaus 2A gemäß einigen Ausführungsformen.
Die Wellenform 200B weist Wellenformen von Signalen auf, wenn die Taktsteuerschaltung 200A zunächst gesperrt ist (z.B. E=0), dann freigegeben wird (z.B. E=1) und dann wieder gesperrt wird (z.B. E=0). In dieser Darstellung handelt es sich zunächst bei dem Test-Freigabesignal TE um einen niedrigen Logikwert, bei dem Freigabesignal E um einen niedrigen Logikwert und bei dem Ausgangstaktsignal Q um einen niedrigen Logikwert.
In einigen Ausführungsformen repräsentiert der Verlauf 202 das Eingangstaktsignal CP aus 2A, der Verlauf 206 das Freigabesignal E, der Verlauf 207 das Steuersignal NET2, der Verlauf 208 das Steuersignal NET0, der Verlauf 209 das Steuersignal NET1, der Verlauf 210 das Ausgangstaktsignal Q und der Verlauf 212 das Test-Freigabesignal TE.
Zwischen den Zeitpunkten T0 und T5 oszilliert der Verlauf 202 von einem niedrigen Logikwert auf einen hohen Logikwert und umgekehrt. Zwischen den Zeitpunkten T0 und T54 oszilliert der Verlauf 210 nicht, da die Taktsteuerschaltung 200A durch das einen niedrigen Logikwert aufweisende Freigabesignal E gesperrt ist. Mit anderen Worten, die Taktsteuerschaltung 200A lässt das Eingangstaktsignal CP nicht als Ausgangstaktsignal Q durch.
Zum Zeitpunkt T1 geht das Freigabesignal E (z.B. Verlauf 206) von einem niedrigen Logikwert in einen hohen Logikwert über und gibt dadurch die Taktsteuerschaltung 200A frei. Das Ausgangstaktsignal Q (z.B. Verlauf 210) der Taktsteuerschaltung 200A spiegelt jedoch das Eingangstaktsignal CP (z.B. Verlauf 202) erst mit der nächsten positiv ansteigenden Flanke wider (z.B. zum Zeitpunkt T5).
Zwischen den Zeitpunkten T5 und T9 oszillieren zumindest der Verlauf 202 oder 210 invers zum Verlauf 209. Zwischen den Zeitpunkten T5 und T9 ähneln die Verläufe 202 und 210 einander, da die Taktsteuerschaltung 200A durch das einen hohen Logikwert aufweisende Freigabesignal E freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 200A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
Nach dem Zeitpunkt T9 oszilliert der Verlauf 202 von einem niedrigen Logikpegel auf einen hohen Logikpegel und umgekehrt. Nach dem Zeitpunkt T9 oszilliert der Verlauf 210 nicht, da die Taktsteuerschaltung 200A durch das einen niedrigen Logikwert aufweisende Freigabesignal E gesperrt ist. Mit anderen Worten, die Taktsteuerschaltung 200A lässt das Eingangstaktsignal CP nicht als Ausgangstaktsignal Q durch.
3A ist ein Schaltbild einer Taktsteuerschaltung 300A gemäß einigen Ausführungsformen. Bei der Taktsteuerschaltung 300A handelt es sich um eine Ausführungsform zumindest der Taktsteuerschaltung 102 oder 104 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird die Taktsteuerschaltung 300A mit einem logisch hohen Freigabesignal E freigegeben oder aktiviert.
Komponenten, die denen in 1A-1B, 2A-2B, 3A-3B, 4, 5A-5B, 6A-6B, 7A-7B und/oder 8A-8B (nachstehend gezeigt) gleichen oder ähneln, sind mit den gleichen Bezugszeichen versehen, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Bei der Taktsteuerschaltung 300A handelt es sich um eine Variante der Taktsteuerschaltung 200A aus 2A, so dass hierauf nicht erneut ausführlicher eingegangen wird. Gegenüber der Taktsteuerschaltung 200A aus 2A ist das Eingangstaktsignal CP aus 2A durch ein invertiertes Taktsignal CPB ersetzt, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Gegenüber der Taktsteuerschaltung 200A aus 2A sind die p-Transistoren M9 und M10 aus 2A durch entsprechende n-Transistoren M9' und M10' ersetzt, die n-Transistoren M11 und M14 aus 2A durch entsprechende p-Transistoren M11' und M14', der Inverter 204' ersetzt den Inverter 204, und die Knoten ND1 und ND2 sind durch entsprechende Knoten ND1' und ND2' ersetzt, so dass hierauf nicht erneut ausführlicher eingegangen wird. In 3A ist der Knoten ND1' direkt an den Knoten ND2' gekoppelt, so dass der Knoten ND2' durch den Knoten ND1' ersetzt sein kann und umgekehrt, worauf hier der Kürze halber nicht ausführlicher eingegangen wird.
Gegenüber der Taktsteuerschaltung 200A aus 2A weist die Taktsteuerschaltung 300A nicht den Inverter 206, die p-Transistoren M5, M6, M9 und M10 und die n-Transistoren M7, M8, M11 und M14 auf.
Die Taktsteuerschaltung 300A weist die p-Transistoren M1, M2, M11', M13, M14' und M19, die n-Transistoren M3, M4, M9', M10', M12 und M20 sowie den Inverter 204' auf.
Gegenüber der Taktsteuerschaltung 200A aus 2A ist der p-Transistor M19 zwischen die Spannungsversorgung VDD und den p-Transistor M1 gekoppelt. Die p-Transistoren M1, M1 und M19 sind dafür konfiguriert, selektiv die Spannungsversorgung VDD an den Knoten ND1' zu koppeln. In einigen Ausführungsformen sind die p-Transistoren M1, M2 und M19 dafür konfiguriert, das Steuersignal NET0 zu erzeugen.
Ein Source-Anschluss des p-Transistors M19 ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M19 ist an den Source-Anschluss des p-Transistors M1 gekoppelt. Ein Gate-Anschluss des p-Transistors M19 ist dafür konfiguriert, das Ausgangstaktsignal Q vom Knoten ND4 zu empfangen. Ein Gate-Anschluss des p-Transistors M19, der Knoten ND4, ein Gate-Anschluss des n-Transistors M9', ein Drain-Anschluss des n-Transistors M10', ein Drain-Anschluss des n-Transistors M12 und ein Drain-Anschluss des p-Transistors M14' sind miteinander gekoppelt.
Gegenüber der Taktsteuerschaltung 200A aus 2A ist der n-Transistor M20 zwischen den Knoten ND1' und die n-Transistoren M3 und M4 gekoppelt. Die n-Transistoren M3, M4 und M20 sind dafür konfiguriert, selektiv die Referenzspannungsversorgung VSS an den Knoten ND1' zu koppeln. In einigen Ausführungsformen sind der n-Transistor M20 und zumindest der n-Transistor M3 oder der n-Transistor M4 dafür konfiguriert, das Steuersignal NET2 zu erzeugen.
Ein Source-Anschluss des n-Transistors M20 ist an den Drain-Anschluss des n-Transistors M3 und den Drain-Anschluss des n-Transistors M4 gekoppelt. Ein Gate-Anschluss des n-Transistors M20 ist dafür konfiguriert, das invertierte Taktsignal CPB zu empfangen. In einigen Ausführungsformen ist der Gate-Anschluss des n-Transistors M20 an den Ausgangsanschluss des Inverters 400 aus 4 gekoppelt. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M20, der Gate-Anschluss des p-Transistors M13 und der Gate-Anschluss des n-Transistors M12 miteinander gekoppelt.
In 3A sind ein Drain-Anschluss des n-Transistors M20, der Drain-Anschluss des p-Transistors M2, ein Drain-Anschluss des n-Transistors M9', ein Gate-Anschluss des n-Transistors M10', ein Drain-Anschluss des p-Transistors M11', ein Gate-Anschluss des p-Transistors M14', ein Eingangsanschluss des Inverters 204' (z.B. ein Gate-Anschluss des p-Transistors M17' und ein Gate-Anschluss des n-Transistors M18') und der Knoten ND2' miteinander gekoppelt. In einigen Ausführungsformen entspricht das Signal des Knotens ND1' oder ND2' aus 3A dem Steuersignal NET0.
Durch das Einfügen des p-Transistors M19 zwischen der Spannungsversorgung VDD und dem p-Transistor M1 und des n-Transistors M20 zwischen dem Knoten ND1' und dem n-Transistor M20 sind die p-Transistoren M1 und M2 und die n-Transistoren M3 und M4 nicht mehr als das NOR-Logikgatter 202 aus 2A eingerichtet. In einigen Ausführungsformen sind, wenn der p-Transistor M19 und der n-Transistor M20 eingeschaltet sind, die p-Transistoren M1 und M2 und die n-Transistoren M3 und M4 als ein NOR-Logikgatter ähnlich dem NOR-Logikgatter 202 aus 2A eingerichtet.
Ein Source-Anschluss des n-Transistors M9' ist an die Referenzspannungsversorgung VSS gekoppelt. Ein Gate-Anschluss des n-Transistors M9' ist an den Knoten ND4, einen Drain-Anschluss des n-Transistors M10', den Drain-Anschluss des n-Transistors M12 und einen Drain-Anschluss des p-Transistors M14' und einen Gate-Anschluss des p-Transistors M19 gekoppelt und ist dafür konfiguriert, das Ausgangstaktsignal Q zu empfangen. Der Drain-Anschluss des n-Transistors M9' ist an zumindest einen Gate-Anschluss des n-Transistors M10' und den Knoten ND2' oder ND1' gekoppelt.
Ein Source-Anschluss des n-Transistors M10' ist an die Referenzspannungsversorgung VSS gekoppelt. Der Gate-Anschluss des n-Transistors M10' ist an zumindest den Drain-Anschluss des n-Transistors M9' und den Knoten ND1' oder ND2' gekoppelt und ist dafür konfiguriert, das Steuersignal NET0 zu empfangen. Der Drain-Anschluss des n-Transistors M10' ist an den Knoten ND4, den Gate-Anschluss des n-Transistors M9', den Drain-Anschluss des n-Transistors M12, den Drain-Anschluss des p-Transistors M14' und den Gate-Anschluss des p-Transistors M19 gekoppelt.
Die n-Transistoren M9' und M10' sind miteinander kreuzgekoppelt. Beispielsweise ist der Gate-Anschluss des n-Transistors M9' an zumindest den Drain des n-Transistors M10' und den Knoten ND4 gekoppelt. In ähnlicher Weise ist der Gate-Anschluss des n-Transistors M10' an zumindest den Drain des n-Transistors M9' und den Knoten ND2' gekoppelt'. In einigen Ausführungsformen ist der n-Transistor M9' dafür konfiguriert, in Reaktion auf das Ausgangstaktsignal Q das Steuersignal NET0 zu erzeugen. In einigen Ausführungsformen ist der n-Transistor M9' dafür konfiguriert, in Reaktion auf das Ausgangstaktsignal Q den Knoten ND2' in Richtung der Spannung der Referenzspannungsversorgung VSS zu ziehen.
In einigen Ausführungsformen ist der n-Transistor M10' dafür konfiguriert, in Reaktion auf das Steuersignal NET0 das Ausgangstaktsignal Q zu erzeugen. In einigen Ausführungsformen ist der n-Transistor M10' dafür konfiguriert, in Reaktion auf das Steuersignal NET0 den Knoten ND4 in Richtung der Spannung der Referenzspannungsversorgung VSS zu ziehen.
Der Drain-Anschluss des p-Transistors M11' ist an zumindest den Knoten ND2', den Eingangsanschluss des Inverters 204' und den Gate-Anschluss des n-Transistors M14' gekoppelt. Ein Source-Anschluss des p-Transistors M11', der Drain-Anschluss des n-Transistors M13, ein Source-Anschluss des p-Transistors M14' und der Knoten ND3 sind miteinander gekoppelt. Ein Gate-Anschluss des p-Transistors M11' ist an einen Ausgangsanschluss des Inverters 204' gekoppelt und ist dafür konfiguriert, das invertierte Steuersignal NET0B zu empfangen. In einigen Ausführungsformen ist der p-Transistor M11' dafür konfiguriert, in Reaktion auf das invertierte Steuersignal NET0B den Knoten ND3 und den Knoten ND2' oder ND1' elektrisch zu koppeln.
Der Source-Anschluss des n-Transistors M12 ist an die Referenzspannungsversorgung VSS gekoppelt. Der Drain-Anschluss des n-Transistors M12 ist an zumindest den Knoten ND4 gekoppelt. Der Gate-Anschluss des n-Transistors M12 ist an eine Quelle des invertierten Taktsignals CPB gekoppelt. Der Gate-Anschluss des n-Transistors M12 ist dafür konfiguriert, das invertierte Taktsignal CPB zu empfangen. Das invertierte Taktsignal CPB gibt selektiv den n-Transistor M12 frei oder sperrt diesen. In einigen Ausführungsformen ist der n-Transistor M12 dafür konfiguriert, in Reaktion auf das invertierte Taktsignal CPB den Knoten ND4 in Richtung der Spannung der Referenzspannungsversorgung VSS zu ziehen.
Der Source-Anschluss des p-Transistors M13 ist an die Spannungsversorgung VDD gekoppelt. Der Drain-Anschluss des p-Transistors M13 ist an den Source-Anschluss des p-Transistors M11', den Source-Anschluss des p-Transistors M14' und den Knoten ND3 gekoppelt. Der Gate-Anschluss des p-Transistors M13 ist dafür konfiguriert, das invertierte Taktsignal CPB zu empfangen. Das invertierte Taktsignal CPB gibt selektiv den p-Transistor M13 frei oder sperrt diesen. In einigen Ausführungsformen ist der p-Transistor M13 dafür konfiguriert, in Reaktion auf das invertierte Taktsignal CPB den Knoten ND3 in Richtung einer Spannung der Spannungsversorgung VDD zu ziehen. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M13, der Gate-Anschluss des n-Transistors M20 und der Gate-Anschluss des n-Transistors M12 miteinander gekoppelt.
Der Source-Anschluss des p-Transistors M14' ist an zumindest den Knoten ND3 gekoppelt. Der Drain-Anschluss des p-Transistors M14' ist an zumindest den Knoten ND4 gekoppelt. Der Gate-Anschluss des p-Transistors M14' ist an zumindest den Knoten ND2' gekoppelt. Der Gate-Anschluss des p-Transistors M14' ist dafür konfiguriert, das Steuersignal NET0 vom Knoten ND2' zu empfangen. Das Steuersignal NET0 gibt selektiv den p-Transistor M14' frei oder sperrt diesen. In einigen Ausführungsformen ist der p-Transistor M14' dafür konfiguriert, in Reaktion auf das Steuersignal NET0 den Knoten ND3 und den Knoten ND4 elektrisch zu koppeln.
Der Eingangsanschluss des Inverters 204' ist an zumindest den Knoten ND2' gekoppelt. Der Eingangsanschluss des Inverters 204' ist dafür konfiguriert, das Steuersignal NET0 zu empfangen. Der Ausgangsanschluss des Inverters 204' ist an das Gate des p-Transistors M11' gekoppelt. Der Ausgangsanschluss des Inverters 204' ist dafür konfiguriert, das invertierte Steuersignal NET0B zu erzeugen. In einigen Ausführungsformen wird das invertierte Steuersignal NET0B aus dem Steuersignal NET0 invertiert. Das invertierte Steuersignal NET0B gibt selektiv den p-Transistor M11' frei oder sperrt diesen.
Der Inverter 204' weist einen p-Transistor M17' und einen n-Transistor M18' auf.
Ein Source-Anschluss des p-Transistors M17' ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M17', ein Drain-Anschluss des n-Transistors M18' und der Gate-Anschluss des p-Transistors M11' sind miteinander gekoppelt. Ein Source-Anschluss des n-Transistors M18' ist an die Referenzspannungsversorgung VSS gekoppelt.
Ein Gate-Anschluss des p-Transistors M17' und ein Gate-Anschluss des n-Transistors M18' sind miteinander gekoppelt und jeweils dafür konfiguriert, von zumindest dem Knoten ND2' das Steuersignal NET0 zu empfangen. Der Gate-Anschluss des p-Transistors M17' und der Gate-Anschluss des n-Transistors M18' sind jeweils an den Drain-Anschluss des n-Transistors M9', den Drain-Anschluss des p-Transistors M11', den Gate-Anschluss des p-Transistors M14', den Gate-Anschluss des n-Transistors M10', den Drain-Anschluss des n-Transistors M20, den Drain-Anschluss des p-Transistors M2 und den Knoten ND2' gekoppelt.
Durch die Verwendung der Taktsteuerschaltung 300A beträgt eine Anzahl durch das invertierte Taktsignal CPB geschalteter Transistoren, z.B. der n-Transistoren M20 und M12 und des p-Transistors M13, drei. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 300A die Gesamtanzahl durch das invertierte Taktsignal CPB geschalteter Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 300A weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen.
In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 300A die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 300A weniger Fläche einnimmt als andere Taktsteuerzellen. Beispielsweise beträgt in einigen Ausführungsformen durch die Verwendung der Taktsteuerschaltung 300A eine Gesamtanzahl an Transistoren weniger als zwanzig. In einigen Ausführungsformen beträgt durch die Verwendung der Taktsteuerschaltung 300A die Gesamtanzahl an Transistoren vierzehn.
3B ist ein Diagramm einer Wellenform 300B der Taktsteuerschaltung 300A aus 3A gemäß einigen Ausführungsformen.
Die Wellenform 300B weist Wellenformen von Signalen auf, wenn die Taktsteuerschaltung 300A zunächst gesperrt ist (z.B. E=0), dann freigegeben wird (z.B. E=1) und dann wieder gesperrt wird (z.B. E=0). In dieser Darstellung handelt es sich zunächst bei dem Test-Freigabesignal TE um einen niedrigen Logikwert, bei dem Freigabesignal E um einen niedrigen Logikwert und bei dem Ausgangstaktsignal Q um einen niedrigen Logikwert.
In einigen Ausführungsformen repräsentiert der Verlauf 302 das Eingangstaktsignal CP aus 3A, der Verlauf 304 das invertierte Taktsignal CPB aus 3A, der Verlauf 306 das Freigabesignal E, der Verlauf 308 das Steuersignal NET0, der Verlauf 310 das Ausgangstaktsignal Q und der Verlauf 612 das Test-Freigabesignal TE.
Vor dem Zeitpunkt T0 weist der Verlauf 302 einen niedrigen Logikwert und der Verlauf 304 einen hohen Logikwert auf. Vor dem Zeitpunkt T0 weisen die Verläufe 306, 310 und 312 einen niedrigen Logikwert auf, wodurch die entsprechenden p-Transistoren M2, M19 und M1 eingeschaltet sind. Infolgedessen weisen der Knoten ND1' und der Verlauf 308 einen hohen Logikwert auf. Dadurch, dass der Verlauf 308 einen hohen Logikwert aufweist, wird der n-Transistor M10' eingeschaltet, wodurch der Knoten ND4 auf einen niedrigen Logikwert gezogen wird und das Ausgangstaktsignal Q (Verlauf 310) auf einen niedrigen Logikwert gesetzt wird.
Zum Zeitpunkt T0 weist der Verlauf 302 eine aufsteigende Flanke auf und beginnt, zu einem hohen Logikwert überzugehen, während der Verlauf 304 eine abfallende Flanke aufweist und beginnt, zu einem niedrigen Logikwert überzugehen, wodurch der Verlauf 308 durch den einschaltenden p-Transistor M13 auf einem hohen Logikwert gehalten wird. Mit anderen Worten, durch den einen hohen Logikwert aufweisenden Verlauf 308 schaltet der n-Transistor M18' ein und zieht das Gate des p-Transistors M11' nach niedrig, wodurch der p-Transistor M11' eingeschaltet wird.
Zum Zeitpunkt T1 weist der Verlauf 302 einen hohen Logikwert und der Verlauf 304 einen niedrigen Logikwert auf.
Zum Zeitpunkt T1 geht der Verlauf 306 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der p-Transistor M2 beginnt, sich auszuschalten, und der n-Transistor M3 beginnt, sich einzuschalten.
Zum Zeitpunkt T2 weist der Verlauf 306 einen hohen Logikwert auf, wodurch der p-Transistor M2 ausgeschaltet ist und der n-Transistor M3 eingeschaltet ist.
Zum Zeitpunkt T3 geht der Verlauf 302 von einem hohen Logikwert zu einem niedrigen Logikwert und der Verlauf 304 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der n-Transistor M20 beginnt, sich einzuschalten, wodurch der Knoten ND1' elektrisch an den Drain des n-Transistors M3 gekoppelt wird, so dass der Verlauf 308 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht.
Zum Zeitpunkt T4 weist der Verlauf 302 einen niedrigen Logikwert und der Verlauf 304 einen hohen Logikwert auf, wodurch der n-Transistor M20 eingeschaltet ist. Dadurch, dass die n-Transistoren M20 und M3 eingeschaltet sind, weist der Verlauf 308 einen niedrigen Logikwert auf. Dadurch, dass der Verlauf 308 einen niedrigen Logikwert aufweist, werden die n-Transistoren M10' und M18' ausgeschaltet, wodurch der p-Transistor M14' eingeschaltet wird und dadurch der Knoten ND3 elektrisch an ND4 gekoppelt wird.
Zum Zeitpunkt T5 geht der Verlauf 302 von einem niedrigen Logikwert zu einem hohen Logikwert und der Verlauf 304 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der n-Transistor M20 beginnt, sich auszuschalten. Zum Zeitpunkt T5 wird dadurch, dass der Verlauf 302 von einem niedrigen Logikwert zu einem hohen Logikwert und der Verlauf 304 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, ferner der n-Transistor M12 ausgeschaltet und der p-Transistor M13 eingeschaltet, wodurch der p-Transistor M13 den Knoten ND4 und den Verlauf 310 auf einen hohen Logikwert zieht. Anschließend wird dadurch, dass der Verlauf 310 einen hohen Logikwert aufweist, der n-Transistor M9' eingeschaltet, wodurch der Knoten ND2' und der Verlauf 308 auf einem niedrigen Logikwert gehalten werden.
Zwischen den Zeitpunkten T5 und T6 oszillieren der Verlauf 302 und der Verlauf 304 invers zueinander. Zwischen den Zeitpunkten T5 und T6 ähneln die Verläufe 302 und 310 einander, da die Taktsteuerschaltung 300A durch das einen hohen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 300A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
Zum Zeitpunkt T6 geht der Verlauf 306 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M2 beginnt, sich einzuschalten, und der n-Transistor M3 beginnt, sich auszuschalten.
Zum Zeitpunkt T7 weist der Verlauf 306 einen niedrigen Logikwert auf, wodurch der p-Transistor M2 eingeschaltet ist und der n-Transistor M3 ausgeschaltet ist.
Zum Zeitpunkt T8 geht der Verlauf 302 von einem hohen Logikwert zu einem niedrigen Logikwert und der Verlauf 304 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der n-Transistor M12 beginnt, sich einzuschalten, wodurch der Verlauf 310 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht. In Reaktion darauf, dass der Verlauf 310 zu einem niedrigen Logikwert übergeht, beginnt der p-Transistor M19, sich einzuschalten, wodurch der Knoten ND1' und der Verlauf 308 beginnen, von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen.
Zum Zeitpunkt T9 weist der Verlauf 302 einen niedrigen Logikwert, der Verlauf 304 einen hohen Logikwert, der Verlauf 310 einen niedrigen Logikwert und der Verlauf 308 einen hohen Logikwert auf.
4 ist ein Schaltbild eines Inverters 400 gemäß einigen Ausführungsformen.
Der Inverter 400 ist in der Taktsteuerschaltung 300A aus 3A oder der Taktsteuerschaltung 500A aus 5A verwendbar.
Der Inverter 400 ist dafür konfiguriert, in Reaktion auf das Eingangstaktsignal CP ein invertiertes Taktsignal CPB zu erzeugen. In einigen Ausführungsformen wird das invertierte Taktsignal CPB aus dem Eingangstaktsignal CP invertiert. Ein Eingangsanschluss des Inverters 400 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. Ein Ausgangsanschluss des Inverters 400 ist dafür konfiguriert, das invertierte Taktsignal CPB auszugeben.
Der Inverter 400 umfasst einen p-Transistor M21 und einen n-Transistor M22.
Ein Source-Anschluss des p-Transistors M21 ist an die Spannungsversorgung VDD gekoppelt. Ein Drain-Anschluss des p-Transistors M21 ist an einen Drain-Anschluss des n-Transistors M22 gekoppelt. In einigen Ausführungsformen sind der Drain-Anschluss des p-Transistors M21 und der Drain-Anschluss des n-Transistors M22 als der Ausgangsanschluss des Inverters 400 konfiguriert. Ein Source-Anschluss des n-Transistors M22 ist an die Referenzspannungsversorgung VSS gekoppelt.
Ein Gate-Anschluss des p-Transistors M21 und ein Gate-Anschluss des n-Transistors M22 sind miteinander gekoppelt und jeweils dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M21 und der Gate-Anschluss des n-Transistors M22 als der Eingangsanschluss des Inverters 400 konfiguriert.
In einigen Ausführungsformen ist der Inverter 400 in der Taktsteuerschaltung 300A aus 3A verwendbar. Beispielsweise ist in diesen Ausführungsformen der Ausgangsanschluss des Inverters 400 an den p-Transistor M13 und die n-Transistoren M12 und M20 gekoppelt. Beispielsweise sind in diesen Ausführungsformen der Drain-Anschluss des p-Transistors M21 und der Drain-Anschluss des n-Transistors M22 an den Gate-Anschluss des p-Transistors M13 und die Gate-Anschlüsse der n-Transistoren M12 und M20 gekoppelt.
In einigen Ausführungsformen ist der Inverter 400 in der Taktsteuerschaltung 500A aus 5A verwendbar. Beispielsweise ist in diesen Ausführungsformen der Ausgangsanschluss des Inverters 400 an den p-Transistor M13 und die n-Transistoren M12 und M24 gekoppelt. Beispielsweise sind in diesen Ausführungsformen der Drain-Anschluss des p-Transistors M21 und der Drain-Anschluss des n-Transistors M22 an den Gate-Anschluss des p-Transistors M13 und die Gate-Anschlüsse der n-Transistoren M12 und M24 gekoppelt.
Auch andere Transistortypen liegen für den Inverter 400 im Umfang der vorliegenden Offenbarung.
5A ist ein Schaltbild einer Taktsteuerschaltung 500A gemäß einigen Ausführungsformen. Bei der Taktsteuerschaltung 500A handelt es sich um eine Ausführungsform zumindest der Taktsteuerschaltung 102 oder 104 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird die Taktsteuerschaltung 500A mit einem logisch hohen Freigabesignal E freigegeben oder aktiviert.
Bei der Taktsteuerschaltung 500A handelt es sich um eine Variante der Taktsteuerschaltung 300A aus 3A, so dass hierauf nicht erneut ausführlicher eingegangen wird. Gegenüber der Taktsteuerschaltung 300A aus 3A weist die Taktsteuerschaltung 500A ferner ein Durchlassgatter 502 auf und weist nicht den p-Transistor M19 und den n-Transistor M20 auf, so dass hierauf nicht erneut ausführlicher eingegangen wird. Anders gesagt, der p-Transistor M19 und der n-Transistor M20 aus 3A sind im Durchlassgatter 502 zwischen den Knoten ND1 und ND2' durch entsprechende ähnliche Transistoren (z.B. M23 und M24) ersetzt. Durch das Einfügen des Durchlassgatters 502 in die Taktsteuerschaltung 500A werden der Knoten ND1 und der Knoten ND2' durch das Durchlassgatter 502 voneinander isoliert oder miteinander gekoppelt.
Ferner sind gegenüber der Taktsteuerschaltung 300A aus 3A dadurch, dass der p-Transistor M19 und der n-Transistor M20 in 5A nicht enthalten sind, die p-Transistoren M1 und M2 und die n-Transistoren M3 und M4 aus 5A als das NOR-Logikgatter 202 aus 2A konfiguriert, und der Knoten ND1 aus 2A ersetzt den Knoten ND1' aus 3A, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Das Durchlassgatter 502 ist zwischen zumindest den Knoten ND1 und den Knoten ND2' gekoppelt. Das Durchlassgatter 502 weist einen ersten Eingangsanschluss, der dafür konfiguriert ist, das Ausgangstaktsignal Q zu empfangen, einen zweiten Eingangsanschluss, der dafür konfiguriert ist, das invertierte Taktsignal CPB zu empfangen, und einen dritten Eingangsanschluss auf, der dafür konfiguriert ist, das Steuersignal NET2 zu empfangen. Das Durchlassgatter 502 weist einen Ausgangsanschluss auf, der dafür konfiguriert ist, das Steuersignal NET0 auszugeben.
Das Durchlassgatter 502 ist dafür konfiguriert, den Knoten ND1 und den Knoten ND2' zu koppeln oder zu entkoppeln. Das Durchlassgatter 502 wird in Reaktion auf das Ausgangstaktsignal Q und das invertierte Taktsignal CPB freigegeben (z.B. eingeschaltet) oder gesperrt (z.B.) ausgeschaltet. Im freigegebenen Zustand ist das Durchlassgatter 502 dafür konfiguriert, das Steuersignal NET2 an zumindest den Knoten ND2' auszugeben oder durchzulassen, so dass es sich bei dem Steuersignal NET0 um das Steuersignal NET2 handelt. Im gesperrten Zustand wird das Steuersignal NET2 vom Durchlassgatter 502 nicht an zumindest den Knoten ND2' durchgelassen oder ausgegeben, so dass das Steuersignal NET0 gegenüber dem Steuersignal NET2 elektrisch isoliert ist.
Das Durchlassgatter 502 weist einen p-Transistor M23 und einen n-Transistor M24 auf. Ein Gate-Anschluss des PMOS-Transistors M23 ist dafür konfiguriert, das Ausgangstaktsignal Q vom Knoten ND4 zu empfangen. In 5A sind ein Gate-Anschluss des p-Transistors M23, der Knoten ND4, der Gate-Anschluss des n-Transistors M9', der Drain-Anschluss des n-Transistors M10', der Drain-Anschluss des n-Transistors M12 und der Drain-Anschluss des p-Transistors M14' miteinander gekoppelt. Ein Gate-Anschluss des n-Transistors M24 ist an zumindest den Ausgangsanschluss des Inverters 400 gekoppelt und ist dafür konfiguriert, das invertierte Taktsignal CPB zu empfangen.
Der p-Transistor M23 wird auf Grundlage des Ausgangstaktsignals Q ein- oder ausgeschaltet. Der n-Transistor M24 wird auf Grundlage des invertierten Taktsignals CPB ein- oder ausgeschaltet. Entweder ein Drain- oder ein Source-Anschluss des p-Transistors M23 ist an einen Drain- und/oder einen Source-Anschluss des n-Transistors M23 gekoppelt und ist als der dritte Eingangsanschluss des Durchlassgatters 502 konfiguriert. Der andere des Drain- oder des Source-Anschlusses des p-Transistors M23 ist an zumindest den anderen des Drain- oder des Source-Anschlusses des n-Transistors M23 gekoppelt und ist als der Ausgangsanschluss des Durchlassgatters 502 konfiguriert.
In 5A sind der entweder Drain- oder Source-Anschluss des p-Transistors M23, der entweder Drain- oder Source-Anschluss des n-Transistors M24, der Knoten ND1, der Drain-Anschluss des p-Transistors M2, der Drain-Anschluss des n-Transistors M3 und der Drain-Anschluss des n-Transistors M4 miteinander gekoppelt.
In 5A sind der andere des Drain- oder des Source-Anschlusses des p-Transistors M23, der andere des Drain- oder des Source-Anschlusses des n-Transistors M24, der Knoten ND2', der Drain-Anschluss des n-Transistors M9', der Gate-Anschluss des n-Transistors M10', der Drain-Anschluss des p-Transistors M11', der Gate-Anschluss des p-Transistors M14', der Eingangsanschluss des Inverters 204' (z.B. der Gate-Anschluss des p-Transistors M17' und der Gate-Anschluss des n-Transistors M18') miteinander gekoppelt.
Durch die Verwendung der Taktsteuerschaltung 500A beträgt eine Anzahl durch das invertierte Taktsignal CPB geschalteter Transistoren, z.B. des p-Transistors M13 und der n-Transistoren M12 und M24, drei. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 500A die Gesamtanzahl durch das invertierte Taktsignal CPB geschalteter Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 500A weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen.
In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 500A die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 500A weniger Fläche einnimmt als andere Taktsteuerzellen. Beispielsweise beträgt in einigen Ausführungsformen durch die Verwendung der Taktsteuerschaltung 500A eine Gesamtanzahl an Transistoren weniger als zwanzig. In einigen Ausführungsformen beträgt durch die Verwendung der Taktsteuerschaltung 500A die Gesamtanzahl an Transistoren vierzehn.
5B ist ein Diagramm einer Wellenform 500B der Taktsteuerschaltung 500A aus 5A gemäß einigen Ausführungsformen.
Die Wellenform 500B weist Wellenformen von Signalen auf, wenn die Taktsteuerschaltung 500A zunächst gesperrt ist (z.B. E=0), dann freigegeben wird (z.B. E=1) und dann wieder gesperrt wird (z.B. E=0). In dieser Darstellung handelt es sich zunächst bei dem Test-Freigabesignal TE um einen niedrigen Logikwert, bei dem Freigabesignal E um einen niedrigen Logikwert und bei dem Ausgangstaktsignal Q um einen niedrigen Logikwert.
In einigen Ausführungsformen repräsentiert der Verlauf 502 das Eingangstaktsignal CP aus 5A, der Verlauf 504 das invertierte Taktsignal CPB aus 5A, der Verlauf 506 das Freigabesignal E, der Verlauf 507 das Steuersignal NET2, der Verlauf 508 das Steuersignal NET0, der Verlauf 510 das Ausgangstaktsignal Q und der Verlauf 512 das Test-Freigabesignal TE.
Vor dem Zeitpunkt T0 weist der Verlauf 502 einen niedrigen Logikwert, der Verlauf 504 einen hohen Logikwert und der Verlauf 510 einen niedrigen Logikwert auf. Vor dem Zeitpunkt T0 weisen die Verläufe 506 und 512 einen niedrigen Logikwert auf, wodurch die entsprechenden p-Transistoren M2 und M1 eingeschaltet sind. Infolgedessen weisen der Knoten ND1 und der Verlauf 507 einen hohen Logikwert auf. Dadurch, dass der Verlauf 504 einen hohen Logikwert und der Verlauf 510 einen niedrigen Logikwert aufweist, werden der entsprechende n-Transistor M24 und der entsprechende p-Transistor M23 jeweils eingeschaltet, wodurch die Knoten ND1 und ND2' elektrisch gekoppelt werden und die Verläufe 507 und 508 gleich sind. Dadurch, dass der Verlauf 508 einen hohen Logikwert aufweist, wird der n-Transistor M10' eingeschaltet, wodurch der Knoten ND4 auf einen niedrigen Logikwert gezogen wird und das Ausgangstaktsignal Q (Verlauf 510) auf einen niedrigen Logikwert gesetzt wird.
Zum Zeitpunkt T0 weist der Verlauf 502 eine aufsteigende Flanke auf und beginnt, zu einem hohen Logikwert überzugehen, während der Verlauf 504 eine abfallende Flanke aufweist und beginnt, zu einem niedrigen Logikwert überzugehen, wodurch der Verlauf 508 durch den einschaltenden p-Transistor M13 auf einem hohen Logikwert gehalten wird. Mit anderen Worten, durch den einen hohen Logikwert aufweisenden Verlauf 508 schaltet der n-Transistor M18' ein und zieht das Gate des p-Transistors M11' nach niedrig, wodurch der p-Transistor M11' eingeschaltet wird.
Zum Zeitpunkt T1 weist der Verlauf 502 einen hohen Logikwert und der Verlauf 504 einen niedrigen Logikwert auf.
Zum Zeitpunkt T1 geht der Verlauf 506 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der p-Transistor M2 beginnt, sich auszuschalten, und der n-Transistor M3 beginnt, sich einzuschalten, wodurch der Verlauf 507 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht. Da jedoch der Verlauf 504 einen niedrigen Logikwert aufweist, ist der n-Transistor M24 ausgeschaltet, und der Verlauf 508 geht noch nicht zu einem niedrigen Logikwert über.
Zum Zeitpunkt T2 weist der Verlauf 506 einen hohen Logikwert auf, wodurch der p-Transistor M2 ausgeschaltet ist und der n-Transistor M3 eingeschaltet ist, wodurch der Verlauf 507 einen niedrigen Logikwert aufweist.
Zum Zeitpunkt T3 geht der Verlauf 502 von einem hohen Logikwert zu einem niedrigen Logikwert und der Verlauf 504 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der n-Transistor M24 beginnt, sich einzuschalten, wodurch der n-Transistor M3 den Knoten ND2' auf einen niedrigen Logikwert ziehen kann, so dass der Verlauf 508 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht.
Zum Zeitpunkt T4 weist der Verlauf 502 einen niedrigen Logikwert und der Verlauf 504 einen hohen Logikwert auf, wodurch der n-Transistor M24 eingeschaltet ist. Dadurch, dass die n-Transistoren M24 und M3 eingeschaltet sind, weist der Verlauf 508 einen niedrigen Logikwert auf. Dadurch, dass der Verlauf 508 einen niedrigen Logikwert aufweist, werden die n-Transistoren M10' und M18' ausgeschaltet, wodurch der p-Transistor M14' eingeschaltet wird und dadurch der Knoten ND3 elektrisch an ND4 gekoppelt wird.
Zum Zeitpunkt T5 geht der Verlauf 502 von einem niedrigen Logikwert zu einem hohen Logikwert und der Verlauf 504 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der n-Transistor M24 beginnt, sich auszuschalten. Zum Zeitpunkt T5 wird dadurch, dass der Verlauf 502 von einem niedrigen Logikwert zu einem hohen Logikwert und der Verlauf 504 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, ferner der n-Transistor M12 ausgeschaltet und der p-Transistor M13 eingeschaltet, wodurch der p-Transistor M13 den Knoten ND4 und den Verlauf 510 auf einen hohen Logikwert zieht. Anschließend wird dadurch, dass der Verlauf 510 einen hohen Logikwert aufweist, der n-Transistor M23 eingeschaltet, wodurch der Knoten ND2' und der Verlauf 508 auf einem niedrigen Logikwert gehalten werden. Ferner wird in Reaktion darauf, dass der Verlauf 510 einen hohen Logikwert aufweist, der p-Transistor M23 ausgeschaltet.
Zwischen den Zeitpunkten T5 und T6 oszillieren der Verlauf 502 und der Verlauf 504 invers zueinander. Zwischen den Zeitpunkten T5 und T6 ähneln die Verläufe 502 und 510 einander, da die Taktsteuerschaltung 500A durch das einen hohen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 500A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
Zum Zeitpunkt T6 geht der Verlauf 506 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M2 beginnt, sich einzuschalten, und der der n-Transistor M3 beginnt, sich auszuschalten, wodurch der Verlauf 507 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht. Da jedoch der Verlauf 510 einen hohen Logikwert aufweist, ist der p-Transistor M23 ausgeschaltet, und der Verlauf 508 geht noch nicht zu einem hohen Logikwert über.
Zum Zeitpunkt T7 weist der Verlauf 506 einen niedrigen Logikwert auf, wodurch der p-Transistor M2 eingeschaltet ist und der n-Transistor M3 ausgeschaltet ist, wodurch der Verlauf 507 einen hohen Logikwert aufweist.
Zum Zeitpunkt T8 geht der Verlauf 502 von einem hohen Logikwert zu einem niedrigen Logikwert und der Verlauf 504 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der n-Transistor M12 beginnt, sich einzuschalten, wodurch der Verlauf 510 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht. In Reaktion darauf, dass der Verlauf 510 zu einem niedrigen Logikwert übergeht, beginnt der p-Transistor M23, sich einzuschalten, wodurch der Knoten ND2' und der Verlauf 508 beginnen, durch die p-Transistoren M1 und M2 von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen.
Zum Zeitpunkt T9 weist der Verlauf 502 einen niedrigen Logikwert, der Verlauf 504 einen hohen Logikwert, der Verlauf 510 einen niedrigen Logikwert und der Verlauf 508 einen hohen Logikwert auf.
6A ist ein Schaltbild einer Taktsteuerschaltung 600A gemäß einigen Ausführungsformen. Bei der Taktsteuerschaltung 600A handelt es sich um eine Ausführungsform zumindest der Taktsteuerschaltung 102 oder 104 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Bei der Taktsteuerschaltung 600A handelt es sich um eine Variante der Taktsteuerschaltung 200A aus 2A, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird die Taktsteuerschaltung 600A mit einem logisch niedrigen Freigabesignal EN freigegeben oder aktiviert. Mit anderen Worten, die Taktsteuerschaltung 600A wird mit einem aktiven niedrigen Freigabesignal (z.B. dem Freigabesignal EN) freigegeben. Gegenüber der Taktsteuerschaltung 200A aus 2A ist das Freigabesignal E aus 2A durch das Freigabesignal EN der Taktsteuerschaltung 600A ersetzt, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird das Freigabesignal EN aus dem Freigabesignal E invertiert. Der Gate-Anschluss des p-Transistors M2 und der Gate-Anschluss des n-Transistors M3 sind jeweils dafür konfiguriert, das Freigabesignal EN zu empfangen.
Gegenüber der Taktsteuerschaltung 200A aus 2A weist die Taktsteuerschaltung 600A nicht die p-Transistoren M5 und M6 und die n-Transistoren M7 und M8 auf, weist jedoch ferner einen p-Transistor M25 und einen n-Transistor M26 auf, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Dadurch, dass die p-Transistoren M5 und M6 und die n-Transistoren M7 und M8 nicht enthalten sind, ist der Knoten ND2 an einen Drain-Anschluss des p-Transistors M25 und einen Drain-Anschluss des n-Transistors M26 gekoppelt. In einigen Ausführungsformen sind die funktionellen Merkmale des p-Transistors M6 und des n-Transistors M7 in einen entsprechenden p-Transistor M25 und einen entsprechenden n-Transistor M26 integriert.
Die Taktsteuerschaltung 600A weist die p-Transistoren M1, M2, M9, M10, M13 und M25, die n-Transistoren M3, M4, M11, M12, 14 und M26 sowie die Inverter 204 und 206 auf.
Der p-Transistor M25 ist zwischen den Knoten ND2 und den p-Transistor M2 gekoppelt. In 6A entspricht das Signal des Knotens ND2 dem Steuersignal NET0. Die p-Transistoren M1, M1 und M25 sind dafür konfiguriert, in Reaktion auf das Test-Freigabesignal TE, das Freigabesignal EN und das Eingangstaktsignal CP selektiv die Spannungsversorgung VDD an den Knoten ND2 zu koppeln. In einigen Ausführungsformen sind die p-Transistoren M1, M2 und M25 dafür konfiguriert, in Reaktion auf das Test-Freigabesignal TE, das Freigabesignal EN und das Eingangstaktsignal CP das Steuersignal NET0 zu erzeugen.
Ein Source-Anschluss des p-Transistors M25 ist an den Drain-Anschluss des p-Transistors M2 gekoppelt. Ein Gate-Anschluss des p-Transistors M25 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M25, der Gate-Anschluss des p-Transistors M13 und der Gate-Anschluss des n-Transistors M12 miteinander gekoppelt. In 6A sind ein Drain-Anschluss des p-Transistors M25, ein Drain-Anschluss des n-Transistors M26, der Drain-Anschluss des p-Transistors M9, der Gate-Anschluss des p-Transistors M10, der Drain-Anschluss des n-Transistors M11, der Gate-Anschluss des n-Transistors M14, der Eingangsanschluss des Inverters 204 und der Knoten ND2 miteinander gekoppelt.
Der n-Transistor M26 ist zwischen den Knoten ND2 und zumindest den Knoten ND1, den n-Transistor M3 oder den n-Transistor M4 gekoppelt. In 6A entspricht das Signal des Knotens ND1 dem Steuersignal NET2.
Das Steuersignal NET1 gibt selektiv den n-Transistor M26 frei oder sperrt diesen. In einigen Ausführungsformen ist der n-Transistor M26 dafür konfiguriert, in Reaktion auf das Steuersignal NET1 den Knoten ND2 und den Knoten ND1 elektrisch zu koppeln. In 6A entspricht das Signal des Knotens ND3 dem Steuersignal NETi.
Die n-Transistoren M3, M4 und M26 sind dafür konfiguriert, in Reaktion auf das Steuersignal NET1 und zumindest das Test-Freigabesignal TE oder das Freigabesignal EN selektiv die Referenzspannungsversorgung VSS an den Knoten ND2 zu koppeln. In einigen Ausführungsformen sind der n-Transistor M26 und zumindest der n-Transistor M3 oder der n-Transistor M4 dafür konfiguriert, in Reaktion auf das Steuersignal NET1 und zumindest das Test-Freigabesignal TE oder das Freigabesignal EN das Steuersignal NET0 zu erzeugen.
In 6A sind ein Source-Anschluss des n-Transistors M26, der Drain-Anschluss des n-Transistors M3, der Drain-Anschluss des n-Transistors M4 und der Knoten ND1 miteinander gekoppelt. Ein Gate-Anschluss des n-Transistors M26 ist dafür konfiguriert, das Steuersignal NET1 zu empfangen.
In 6A sind der Gate-Anschluss des n-Transistors M26, der Gate-Anschluss des p-Transistors M9, der Drain-Anschluss des p-Transistors M10, der Drain-Anschluss des p-Transistors M13, der Drain-Anschluss des n-Transistors M14, der Eingangsanschluss des Inverters 26 (z.B. der Gate-Anschluss des p-Transistors M15 und der Gate-Anschluss des n-Transistors M16) und der Knoten ND3 miteinander gekoppelt.
Durch das Einfügen des p-Transistors M25 und des n-Transistors M26 zwischen den p-Transistoren M1 und M2 und den n-Transistoren M3 und M4 sind die p-Transistoren M1 und M2 und die n-Transistoren M3 und M4 nicht mehr als das NOR-Logikgatter 202 aus 2A eingerichtet. In einigen Ausführungsformen sind, wenn der p-Transistor M25 und der n-Transistor M26 eingeschaltet sind, die p-Transistoren M1 und M2 und die n-Transistoren M3 und M4 aus 6A als ein NOR-Logikgatter ähnlich dem NOR-Logikgatter 202 aus 2A eingerichtet.
Durch die Verwendung der Taktsteuerschaltung 600A beträgt eine Anzahl durch das Eingangstaktsignal CP geschalteter Transistoren, z.B. der p-Transistoren M25 und M13 und des n-Transistors M12, drei. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 600A die Gesamtanzahl durch das Eingangstaktsignal CP geschalteter Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 600A weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen.
In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 600A die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 600A weniger Fläche einnimmt als andere Taktsteuerzellen. Beispielsweise beträgt in einigen Ausführungsformen durch die Verwendung der Taktsteuerschaltung 600A eine Gesamtanzahl an Transistoren weniger als zwanzig. In einigen Ausführungsformen beträgt durch die Verwendung der Taktsteuerschaltung 600A die Gesamtanzahl an Transistoren sechzehn.
6B ist ein Diagramm einer Wellenform 600B der Taktsteuerschaltung 600A aus 6A gemäß einigen Ausführungsformen.
Die Wellenform 600B weist Wellenformen von Signalen auf, wenn die Taktsteuerschaltung 600A zunächst freigegeben ist (z.B. EN=0), dann gesperrt wird (z.B. EN=1) und dann wieder freigegeben wird (z.B. EN=0). In dieser Darstellung handelt es sich zunächst bei dem Test-Freigabesignal TE um einen niedrigen Logikwert, bei dem Freigabesignal EN um einen niedrigen Logikwert und bei dem Ausgangstaktsignal Q um einen niedrigen Logikwert.
In einigen Ausführungsformen repräsentiert der Verlauf 602 das Eingangstaktsignal CP aus 6A, der Verlauf 606 das Freigabesignal EN, der Verlauf 608 das Steuersignal NET0, der Verlauf 609 das Steuersignal NET1, der Verlauf 610 das Ausgangstaktsignal Q und der Verlauf 612 das Test-Freigabesignal TE.
Vor dem Zeitpunkt T0 weist der Verlauf 602 einen niedrigen Logikwert auf, wodurch die p-Transistoren M25 und M13 eingeschaltet sind. Vor dem Zeitpunkt T0 weisen die Verläufe 606 und 612 einen niedrigen Logikwert auf, wodurch die entsprechenden p-Transistoren M2 und M1 eingeschaltet sind. Dadurch, dass die p-Transistoren M25, M2 und M1 eingeschaltet sind, weist der Verlauf 608 einen hohen Logikwert auf. Dadurch, dass der p-Transistor M13 eingeschaltet ist, weist der Verlauf 609 einen hohen Logikwert auf, wodurch das Ausgangstaktsignal Q (Verlauf 610) auf einen niedrigen Logikwert gesetzt ist. Dadurch, dass der Verlauf 608 einen hohen Logikwert aufweist, ist der n-Transistor M14 eingeschaltet, wodurch der Knoten ND3 elektrisch an den Knoten ND4 gekoppelt wird.
Zwischen den Zeitpunkten T0 und T4 (oder nach dem Zeitpunkt T10) oszillieren zumindest der Verlauf 602 oder 610 invers zum Verlauf 609. Zwischen den Zeitpunkten T0 und T4 (oder nach dem Zeitpunkt T10) ähneln die Verläufe 602 und 610 einander, da die Taktsteuerschaltung 600A durch das einen niedrigen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 600A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
Zum Zeitpunkt T0 weist der Verlauf 602 eine ansteigende Flanke auf und beginnt, zu einem hohen Logikwert überzugehen, wodurch der n-Transistor M12 beginnt, sich einzuschalten, wodurch sich der p-Transistor M13 ausschaltet, wodurch der Knoten ND3 und der Verlauf 609 beginnen, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 609 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, beginnt der Verlauf 610, von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 609 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, beginnt der p-Transistor M9, sich einzuschalten, wodurch der Verlauf 608 auf einem hohen Logikwert gehalten wird.
Zum Zeitpunkt T1 geht der Verlauf 606 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der p-Transistor M2 beginnt, sich auszuschalten, und der n-Transistor M3 beginnt, sich einzuschalten. Da jedoch der Verlauf 609 einen niedrigen Logikwert aufweist, ist der n-Transistor M26 ausgeschaltet, und der Verlauf 608 geht noch nicht zu einem niedrigen Logikwert über.
Zum Zeitpunkt T2 weist der Verlauf 606 einen hohen Logikwert auf, wodurch der p-Transistor M2 ausgeschaltet ist und der n-Transistor M3 eingeschaltet ist.
Zum Zeitpunkt T3 geht der Verlauf 602 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M13 beginnt, sich einzuschalten, wodurch der Verlauf 609 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht. In Reaktion darauf, dass der Verlauf 609 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht, beginnt der Verlauf 610, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 609 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht, beginnt der p-Transistor M9, sich auszuschalten, und beginnt der n-Transistor M26, sich einzuschalten. In Reaktion darauf, dass der n-Transistor M26 beginnt, sich einzuschalten, beginnt der Verlauf 608, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen.
In Reaktion darauf, dass der Verlauf 608 beginnt, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen, schaltet sich der p-Transistor M17 ein, wodurch das Gate des p-Transistors M11 auf einen hohen Logikwert gezogen wird, wodurch der n-Transistor M11 eingeschaltet wird und der Knoten ND2 elektrisch an den Knoten ND4 gekoppelt wird.
Zum Zeitpunkt T4 weist der Verlauf 602 einen niedrigen Logikwert, der Verlauf 609 einen hohen Logikwert, der Verlauf 610 einen niedrigen Logikwert und der Verlauf 608 einen niedrigen Logikwert auf.
Zum Zeitpunkt T5 beginnt der Verlauf 602, von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen, da jedoch die Taktsteuerschaltung 600A durch das einen hohen Logikwert aufweisende Freigabesignal EN gesperrt ist, bleibt das Ausgangstaktsignal Q auf einem niedrigen Logikwert.
Zwischen den Zeitpunkten T5 und T6 bleibt der Verlauf 610 auf einem niedrigen Logikwert.
Zum Zeitpunkt T6 geht der Verlauf 606 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M2 beginnt, sich einzuschalten, und der n-Transistor M3 beginnt, sich auszuschalten.
Da jedoch der Verlauf 602 einen hohen Logikwert aufweist, ist der p-Transistor M25 ausgeschaltet, und der Verlauf 608 geht noch nicht zu einem hohen Logikwert über.
Zum Zeitpunkt T7 weist der Verlauf 606 einen hohen Logikwert auf, wodurch der p-Transistor M2 eingeschaltet ist und der n-Transistor M3 ausgeschaltet ist.
Zum Zeitpunkt T8 geht der Verlauf 602 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M25 beginnt, sich einzuschalten. In Reaktion darauf, dass die p-Transistoren M25, M2 und M1 eingeschaltet sind, geht der Verlauf 608 von einem niedrigen Logikwert zu einem hohen Logikwert über.
Zum Zeitpunkt T9 weist der Verlauf 602 einen niedrigen Logikwert auf, ist der p-Transistor M25 eingeschaltet und weist der Verlauf 608 einen hohen Logikwert auf.
Zum Zeitpunkt T10 geht der Verlauf 602 von einem niedrigen Logikwert zu einem hohen Logikwert über, ähnlich dem oben zum Zeitpunkt T0 Gesagten, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Nach dem Zeitpunkt T10 ähneln die Verläufe 602 und 610 einander, da die Taktsteuerschaltung 600A durch das einen niedrigen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 600A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
7A ist ein Schaltbild einer Taktsteuerschaltung 700A gemäß einigen Ausführungsformen. Bei der Taktsteuerschaltung 700A handelt es sich um eine Ausführungsform zumindest der Taktsteuerschaltung 102 oder 104 aus 1A, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Bei der Taktsteuerschaltung 700A handelt es sich um eine Variante der Taktsteuerschaltung 200A aus 2A, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird die Taktsteuerschaltung 700A mit einem logisch niedrigen Freigabesignal EN freigegeben oder aktiviert. Mit anderen Worten, die Taktsteuerschaltung 700A wird mit einem aktiven niedrigen Freigabesignal (z.B. dem Freigabesignal EN) freigegeben. Gegenüber der Taktsteuerschaltung 200A aus 2A ist das Freigabesignal E aus 2A durch das Freigabesignal EN der Taktsteuerschaltung 700A ersetzt, so dass hierauf nicht erneut ausführlicher eingegangen wird. In einigen Ausführungsformen wird das Freigabesignal EN aus dem Freigabesignal E invertiert.
Gegenüber der Taktsteuerschaltung 200A aus 2A ersetzt ein NAND-Logikgatter 702 aus 7A das NOR-Logikgatter 202 und ersetzt ein Durchlassgatter 704 die p-Transistoren M5 und M6 und die n-Transistoren M7 und M8, so dass hierauf nicht erneut ausführlicher eingegangen wird.
In einigen Ausführungsformen sind die funktionellen Merkmale des p-Transistors M6 und des n-Transistors M7 in ein entsprechendes Durchlassgatter 704 (z.B. einen entsprechenden p-Transistor M31 und einen entsprechenden n-Transistor M32) integriert.
Die Taktsteuerschaltung 700A weist das NAND-Logikgatter 702, das Durchlassgatter 704, die p-Transistoren M9, M10 und M13, die n-Transistoren M11, M12 und M14, den Inverter 204 und den Inverter 206 auf.
Das NAND-Logikgatter 702 weist p-Transistoren M27 und M28 und n-Transistoren M29 und M30 auf.
Gegenüber dem NOR-Logikgatter 202 aus 2A ersetzen die p-Transistoren M27 und M28 aus 7A und die n-Transistoren M29 und M30 aus 7A die entsprechenden p-Transistoren M1 und M2 und die entsprechenden n-Transistoren M3 und M4, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Ein Source-Anschluss des p-Transistors M27 ist an die Spannungsversorgung VDD gekoppelt. Ein Gate-Anschluss des p-Transistors M27 und ein Gate-Anschluss des n-Transistors M30 sind miteinander gekoppelt und jeweils dafür konfiguriert, das Test-Freigabesignal TE zu empfangen.
In 7A sind ein Drain-Anschluss des p-Transistors M27, ein Drain-Anschluss des p-Transistors M28, ein Drain-Anschluss des n-Transistors M29, der Knoten ND1, entweder ein Drain- oder ein Source-Anschluss des p-Transistors M31 und entweder ein Drain- oder ein Source-Anschluss des n-Transistors M32 miteinander gekoppelt.
Ein Source-Anschluss des p-Transistors M28 ist an die Spannungsversorgung VDD gekoppelt. Ein Gate-Anschluss des p-Transistors M28 und ein Gate-Anschluss des n-Transistors M29 sind miteinander gekoppelt und jeweils dafür konfiguriert, das Freigabesignal EN zu empfangen.
Zumindest der p-Transistor M27 oder der p-Transistor M28 sind dafür konfiguriert, in Reaktion auf zumindest das Test-Freigabesignal TE oder das Freigabesignal TE selektiv die Spannungsversorgung VDD an den Knoten ND1 zu koppeln. In einigen Ausführungsformen ist zumindest der p-Transistor M27 oder der p-Transistor M28 dafür konfiguriert, in Reaktion auf zumindest das Test-Freigabesignal TE oder das Freigabesignal EN das Steuersignal NET2 zu erzeugen.
Ein Source-Anschluss des n-Transistors M29 ist an einen Drain-Anschluss des n-Transistors M30 gekoppelt. Ein Source-Anschluss des n-Transistors M30 ist an die Referenzspannungsversorgung VSS gekoppelt.
Die n-Transistoren M29 und M30 sind dafür konfiguriert, in Reaktion auf zumindest das Test-Freigabesignal TE oder das Freigabesignal EN selektiv die Referenzspannungsversorgung VSS an den Knoten ND1 zu koppeln. In einigen Ausführungsformen sind die n-Transistoren M29 und M30 dafür konfiguriert, in Reaktion auf das Test-Freigabesignal TE und das Freigabesignal EN das Steuersignal NET2 zu erzeugen.
Die p-Transistoren M27 und M28 und die n-Transistoren M29 und M30 sind als beispielhaftes NAND-Logikgatter 702 eingerichtet. In einigen Ausführungsformen handelt es sich bei dem Steuersignal NET2 um ein NAND-Ausgangssignal, das auf Grundlage der Durchführung einer NAND-Operation am Freigabesignal EN und dem Test-Freigabesignal TE erzeugt wird. Auch andere Logiktypen liegen im Umfang der vorliegenden Offenbarung. Beispielsweise ist in einigen Ausführungsformen das NAND-Logikgatter 702 durch einen anderen Logiktyp ersetzt, beispielsweise ein OR-Logikgatter, ein AND-Logikgatter, ein NOR-Logikgatter oder andere geeignete Logikgatter, und die Transistoren M27, M28, M29 und M30 sind dann entsprechend diesen anderen Logiktypen eingerichtet.
Das Durchlassgatter 704 ist zwischen zumindest den Knoten ND1 und den Knoten ND2 gekoppelt. Das Durchlassgatter 704 weist einen ersten Eingangsanschluss, der dafür konfiguriert ist, das Eingangstaktsignal CP zu empfangen, einen zweiten Eingangsanschluss, der dafür konfiguriert ist, das Steuersignal NET1 zu empfangen, und einen dritten Eingangsanschluss auf, der dafür konfiguriert ist, das Steuersignal NET2 zu empfangen. Das Durchlassgatter 704 weist einen Ausgangsanschluss auf, der dafür konfiguriert ist, das Steuersignal NET0 auszugeben.
Das Durchlassgatter 704 ist dafür konfiguriert, den Knoten ND1 und den Knoten ND2 zu koppeln oder zu entkoppeln. Das Durchlassgatter 704 wird in Reaktion auf das Eingangstaktsignal CP und das Steuersignal NET1 freigegeben (z.B. eingeschaltet) oder gesperrt (z.B.) ausgeschaltet. Im freigegebenen Zustand ist das Durchlassgatter 704 dafür konfiguriert, das Steuersignal NET2 an zumindest den Knoten ND2 auszugeben oder durchzulassen, so dass es sich bei dem Steuersignal NET0 um das Steuersignal NET2 handelt. Im gesperrten Zustand wird das Steuersignal NET2 vom Durchlassgatter 704 nicht an zumindest den Knoten ND2 durchgelassen oder ausgegeben, so dass das Steuersignal NET0 gegenüber dem Steuersignal NET2 elektrisch isoliert ist.
Das Durchlassgatter 704 weist einen p-Transistor M31 und einen n-Transistor M32 auf. Ein Gate-Anschluss des p-Transistors M31 ist dafür konfiguriert, das Eingangstaktsignal CP zu empfangen. In einigen Ausführungsformen sind der Gate-Anschluss des p-Transistors M31, der Gate-Anschluss des p-Transistors M13 und der Gate-Anschluss des n-Transistors M12 miteinander gekoppelt.
Ein Gate-Anschluss des n-Transistors M32 ist dafür konfiguriert, das Steuersignal NET1 vom Knoten ND3 zu empfangen. Der Gate-Anschluss des n-Transistors M32, der Gate-Anschluss des p-Transistors M9, der Drain-Anschluss des p-Transistors M10, der Drain-Anschluss des p-Transistors M13, der Drain-Anschluss des n-Transistors M14, der Eingangsanschluss des Inverters 206 (z.B. der Gate-Anschluss des p-Transistors M15 und der Gate-Anschluss des n-Transistors M16) und der Knoten ND3 sind miteinander gekoppelt.
Der p-Transistor M31 wird auf Grundlage des Eingangstaktsignals CP ein- oder ausgeschaltet. Der n-Transistor M32 wird auf Grundlage des Steuersignals NET1 ein- oder ausgeschaltet. Entweder ein Drain- oder ein Source-Anschluss des p-Transistors M31 ist an einen Drain- und/oder einen Source-Anschluss des n-Transistors M32 gekoppelt und ist als der dritte Eingangsanschluss des Durchlassgatters 704 konfiguriert. Der andere des Source- oder des Drain-Anschlusses des p-Transistors M31 ist an zumindest den anderen des Source- oder des Drain-Anschlusses des n-Transistors M32 gekoppelt und ist als der Ausgangsanschluss des Durchlassgatters 704 konfiguriert.
In 7A sind der Knoten ND2, der andere des Source- oder des Drain-Anschlusses des p-Transistors M31, der andere des Source- oder des Drain-Anschlusses des n-Transistors M32, der Drain-Anschluss des p-Transistors M9, der Gate-Anschluss des p-Transistors M10, der Drain-Anschluss des n-Transistors M11, der Gate-Anschluss des n-Transistors M14, der Eingangsanschluss des Inverters 204 (z.B. der Gate-Anschluss des p-Transistors M17 und der Gate-Anschluss des n-Transistors M18) miteinander gekoppelt.
Durch die Verwendung der Taktsteuerschaltung 700A beträgt eine Anzahl durch das Eingangstaktsignal CP geschalteter Transistoren, z.B. der p-Transistoren M13 und M31 und des n-Transistors M12, drei. In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 700A die Gesamtanzahl durch das Eingangstaktsignal CP geschalteter Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 700A weniger dynamische Taktleistung verbraucht als andere Taktsteuerzellen.
In einigen Ausführungsformen wird durch die Verwendung der Taktsteuerschaltung 700A die Gesamtanzahl an Transistoren verglichen mit anderen Taktsteuerzellen verringert, was dazu führt, dass die Taktsteuerschaltung 700A weniger Fläche einnimmt als andere Taktsteuerzellen. Beispielsweise beträgt in einigen Ausführungsformen durch die Verwendung der Taktsteuerschaltung 700A eine Gesamtanzahl an Transistoren weniger als zwanzig. In einigen Ausführungsformen beträgt durch die Verwendung der Taktsteuerschaltung 700A die Gesamtanzahl an Transistoren sechzehn.
7B ist ein Diagramm einer Wellenform 700B der Taktsteuerschaltung 700A aus 7A gemäß einigen Ausführungsformen.
Die Wellenform 700B weist Wellenformen von Signalen auf, wenn die Taktsteuerschaltung 700A zunächst freigegeben ist (z.B. EN=0), dann gesperrt wird (z.B. EN=1) und dann wieder freigegeben wird (z.B. EN=0). In dieser Darstellung handelt es sich zunächst bei dem Test-Freigabesignal TE um einen hohen Logikwert, bei dem Freigabesignal EN um einen niedrigen Logikwert und bei dem Ausgangstaktsignal Q um einen niedrigen Logikwert.
In einigen Ausführungsformen repräsentiert der Verlauf 702 das Eingangstaktsignal CP aus 7A, der Verlauf 706 das Freigabesignal EN, der Verlauf 707 das Steuersignal NET2, der Verlauf 708 das Steuersignal NET0, der Verlauf 709 das Steuersignal NET1, der Verlauf 710 das Ausgangstaktsignal Q und der Verlauf 712 das Test-Freigabesignal TE.
Vor dem Zeitpunkt T0 weist der Verlauf 702 einen niedrigen Logikwert auf, wodurch die p-Transistoren M13 und M31 eingeschaltet sind. Vor dem Zeitpunkt T0 weist der Verlauf 706 einen niedrigen Logikwert auf, wodurch der p-Transistor M28 eingeschaltet ist und der n-Transistor M29 ausgeschaltet ist. Dadurch, dass der p-Transistor M28 eingeschaltet ist, weist der Verlauf 707 einen hohen Logikwert auf. Dadurch, dass der p-Transistor M13 eingeschaltet ist, weist der Verlauf 709 einen hohen Logikwert auf, wodurch das Ausgangstaktsignal Q (Verlauf 710) auf einen niedrigen Logikwert gesetzt ist.
In Reaktion darauf, dass der Verlauf 709 einen hohen Logikwert aufweist, wird der N-Transistor M32 eingeschaltet. In Reaktion darauf, dass der n-Transistor M32 und der p-Transistor M31 eingeschaltet sind, weist der Verlauf 708 einen hohen Logikwert auf, wodurch der n-Transistor M14 eingeschaltet wird, wodurch der Knoten ND3 elektrisch an den Knoten ND4 gekoppelt wird.
Zwischen den Zeitpunkten T0 und T4 (oder nach dem Zeitpunkt T10) oszillieren zumindest der Verlauf 702 oder 710 invers zum Verlauf 709. Zwischen den Zeitpunkten T0 und T4 (oder über den Zeitpunkt T10 hinaus) ähneln die Verläufe 702 und 710 einander, da die Taktsteuerschaltung 700A durch das einen niedrigen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 700A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
Zum Zeitpunkt T0 weist der Verlauf 702 eine ansteigende Flanke auf und beginnt, zu einem hohen Logikwert überzugehen, wodurch der n-Transistor M12 beginnt, sich einzuschalten, wodurch sich der p-Transistor M13 ausschaltet, wodurch der Knoten ND3 und der Verlauf 709 beginnen, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 709 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, beginnt der Verlauf 710, von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 709 von einem hohen Logikwert zu einem niedrigen Logikwert übergeht, beginnt der p-Transistor M9, sich einzuschalten, wodurch der Verlauf 708 auf einem hohen Logikwert gehalten wird.
Zum Zeitpunkt T1 geht der Verlauf 706 von einem niedrigen Logikwert zu einem hohen Logikwert über, wodurch der p-Transistor M28 beginnt, sich auszuschalten, und der n-Transistor M29 beginnt, sich einzuschalten. In Reaktion darauf, dass der n-Transistor M29 beginnt, sich einzuschalten, gehen der Knoten ND1 und der Verlauf 707 von einem hohen Logikwert zu einem niedrigen Logikwert über. Da jedoch der Verlauf zum Zeitpunkt T1 einen hohen Logikwert aufweist, wird der p-Transistor M31 ausgeschaltet, und da der Verlauf 709 einen niedrigen Logikwert aufweist, wird der n-Transistor M32 ausgeschaltet, und der Verlauf 708 geht noch nicht zu einem niedrigen Logikwert über.
Zum Zeitpunkt T2 weist der Verlauf 706 einen hohen Logikwert auf, wodurch der p-Transistor M28 ausgeschaltet ist und der n-Transistor M29 eingeschaltet ist, wodurch der Verlauf 707 einen niedrigen Logikwert aufweist.
Zum Zeitpunkt T3 geht der Verlauf 702 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch die p-Transistoren M13 und M31 beginnen, sich einzuschalten. In Reaktion darauf, dass der p-Transistor M13 beginnt, sich einzuschalten, geht der Verlauf 709 von einem niedrigen Logikwert zu einem hohen Logikwert über. In Reaktion darauf, dass der Verlauf 709 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht, beginnt der Verlauf 710, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 709 von einem niedrigen Logikwert zu einem hohen Logikwert übergeht, beginnt der p-Transistor M9, sich auszuschalten, und beginnt der n-Transistor M32, sich einzuschalten.
In Reaktion darauf, dass der n-Transistor M32 und der p-Transistor M31 beginnen, sich einzuschalten, beginnt der Verlauf 708, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen. In Reaktion darauf, dass der Verlauf 708 beginnt, von einem hohen Logikwert zu einem niedrigen Logikwert überzugehen, schaltet sich der p-Transistor M17 ein, wodurch das Gate des p-Transistors M11 auf einen hohen Logikwert gezogen wird, wodurch der n-Transistor M11 eingeschaltet wird und der Knoten ND2 elektrisch an den Knoten ND4 gekoppelt wird.
Zum Zeitpunkt T4 weist der Verlauf 702 einen niedrigen Logikwert, der Verlauf 709 einen hohen Logikwert, der Verlauf 710 einen niedrigen Logikwert und der Verlauf 708 einen niedrigen Logikwert auf.
Zum Zeitpunkt T5 beginnt der Verlauf 702, von einem niedrigen Logikwert zu einem hohen Logikwert überzugehen, da jedoch die Taktsteuerschaltung 700A durch das einen hohen Logikwert aufweisende Freigabesignal EN gesperrt ist, bleibt das Ausgangstaktsignal Q auf einem niedrigen Logikwert.
Zwischen den Zeitpunkten T5 und T6 bleibt der Verlauf 710 auf einem niedrigen Logikwert.
Zum Zeitpunkt T6 geht der Verlauf 706 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M28 beginnt, sich einzuschalten, und der n-Transistor M29 beginnt, sich auszuschalten. In Reaktion darauf, dass der p-Transistor M28 beginnt, sich einzuschalten, gehen der Knoten ND1 und der Verlauf 707 von einem niedrigen Logikwert zu einem hohen Logikwert über. Da jedoch der Verlauf 702 zum Zeitpunkt T1 einen hohen Logikwert aufweist, wird der p-Transistor M31 ausgeschaltet, und der Verlauf 708 geht noch nicht zu einem hohen Logikwert über.
Zum Zeitpunkt T7 weist der Verlauf 706 einen hohen Logikwert auf, wodurch der p-Transistor M28 eingeschaltet ist und der n-Transistor M29 ausgeschaltet ist, wodurch der Verlauf 707 einen hohen Logikwert aufweist.
Zum Zeitpunkt T8 geht der Verlauf 702 von einem hohen Logikwert zu einem niedrigen Logikwert über, wodurch der p-Transistor M31 beginnt, sich einzuschalten. In Reaktion darauf, dass der p-Transistor M31 eingeschaltet ist, geht der Verlauf 708 von einem niedrigen Logikwert zu einem hohen Logikwert über.
Zum Zeitpunkt T9 weist der Verlauf 702 einen niedrigen Logikwert auf, ist der p-Transistor M31 eingeschaltet und weist der Verlauf 708 einen hohen Logikwert auf.
Zum Zeitpunkt T10 geht der Verlauf 702 von einem niedrigen Logikwert zu einem hohen Logikwert über, ähnlich dem oben zum Zeitpunkt T0 Gesagten, so dass hierauf nicht erneut ausführlicher eingegangen wird.
Nach dem Zeitpunkt T10 ähneln die Verläufe 702 und 710 einander, da die Taktsteuerschaltung 700A durch das einen niedrigen Logikwert aufweisende Freigabesignal EN freigegeben ist. Mit anderen Worten, die Taktsteuerschaltung 700A lässt das Eingangstaktsignal CP als Ausgangstaktsignal Q durch.
VERFAHREN
8A bis 8B sind ein Flussdiagramm eines Verfahrens zum Betreiben einer Schaltung, beispielsweise der Schaltung aus 1A, 2A, 3A, 4, 5A, 6A und 7A, gemäß einigen Ausführungsformen. Es wird angemerkt, dass vor, während und/oder nach dem in 8A bis 8B gezeigten Verfahren 800 zusätzliche Arbeitsschritte durchgeführt werden können und dass einige andere Arbeitsschritte oder Vorgänge vorliegend nur kurz beschrieben werden können. Es versteht sich, dass das Verfahren 800 Merkmale der Schaltung 100A aus 1A, der Wellenform 100B aus 1B, der Taktsteuerschaltungen 200A, 300A, 500A, 600A und 700A der entsprechenden 2A, 3A, 5A, 6A und 7A, des Inverters 400 aus 4 und/oder der Wellenformen 200B, 300B, 500B, 600B und 700B der entsprechenden 2B, 3B, 5B, 6B und 7B nutzt.
In einigen Ausführungsformen wird das Verfahren 800 in Bezug auf die Schaltung 700A aus 7A und die Wellenform 700B aus 7B beschrieben, doch ist das Verfahren 800 ebenso auf jede der in der vorliegenden Offenbarung beschriebenen Schaltungen (integrierte Schaltung 100A, Taktsteuerschaltungen 200A, 300A, 500A, 600A und 700A und Inverter 400) anwendbar.
Im Arbeitsschritt 802 des Verfahrens 800 wird zumindest ein erstes Freigabesignal, ein zweites Freigabesignal oder ein Takteingangssignal CP oder CPB durch eine Taktsteuerschaltung empfangen.
In einigen Ausführungsformen umfasst für das Verfahren 800 das erste Freigabesignal das Freigabesignal E oder EN und umfasst das zweite Freigabesignal das Freigabesignal TE. In einigen Ausführungsformen umfasst die Taktsteuerschaltung des Verfahrens 800 zumindest die integrierte Steuerschaltung 100A, die Taktsteuerschaltung 200A, 300A, 500A und 600a oder 700A oder den Inverter 400.
Im Arbeitsschritt 804 des Verfahrens 800 wird die Taktsteuerschaltung in Reaktion auf zumindest das erste Freigabesignal oder das zweite Freigabesignal gesperrt. In einigen Ausführungsformen umfasst der Arbeitsschritt 804 des Verfahrens 800, dass die Taktsteuerschaltung in Reaktion darauf, dass zumindest das erste Freigabesignal (z.B. Freigabesignal E=0 oder EN=1) einen ersten logischen Wert aufweist (z.B. E=0 oder EN=1), gesperrt wird. In einigen Ausführungsformen weist für das Verfahren 800 der erste Logikwert ein logisches High auf. In einigen Ausführungsformen weist für das Verfahren 800 der erste Logikwert ein logisches Low auf.
In einigen Ausführungsformen umfasst der Arbeitsschritt 804 des Verfahrens 800, dass die Taktsteuerschaltung in Reaktion darauf, dass das zweite Freigabesignal (TE) den ersten Logikwert oder einen zweiten Logikwert aufweist, gesperrt wird. In einigen Ausführungsformen wird für das Verfahren 800 der zweite Logikwert aus dem ersten Logikwert invertiert. In einigen Ausführungsformen weist für das Verfahren 800 der zweite Logikwert ein logisches Low auf. In einigen Ausführungsformen weist für das Verfahren 800 der zweite Logikwert ein logisches High auf.
In einigen Ausführungsformen umfasst der Arbeitsschritt 804 einen oder mehrere der Arbeitsschritte 806, 808, 810, 812 oder 814.
Im Arbeitsschritt 806 des Verfahrens 800 wird ein erstes Steuersignal erzeugt. In einigen Ausführungsformen umfasst für das Verfahren 800 das erste Steuersignal das Steuersignal NET2. In einigen Ausführungsformen umfasst für das Verfahren 800 das erste Steuersignal das Steuersignal NET0, NET1 oder NET0B.
Im Arbeitsschritt 808 des Verfahrens 800 wird in Reaktion auf zumindest ein Takteingangssignal (z.B. CP oder CPB) oder ein zweites Steuersignal ein erster Pfad zwischen einem ersten Knoten (z.B. Knoten ND1) und einem zweiten Knoten (z.B. Knoten ND2 oder ND2') durch ein Durchlassgatter 502 oder 704 freigegeben.
In einigen Ausführungsformen umfasst für das Verfahren 800 das zweite Steuersignal das Steuersignal NETi. In einigen Ausführungsformen umfasst für das Verfahren 800 das zweite Steuersignal das Steuersignal NET0, NET2 oder NET0B. In einigen Ausführungsformen umfasst für das Verfahren 800 das zweite Steuersignal das in 5A gezeigte Ausgangstaktsignal Q.
Im Arbeitsschritt 810 des Verfahrens 800 wird in Reaktion auf ein drittes Steuersignal ein zweiter Pfad zwischen einem dritten Knoten (z.B. Knoten ND3) und einem vierten Knoten (z.B. Knoten ND4) durch einen ersten Transistor gesperrt.
In einigen Ausführungsformen umfasst für das Verfahren 800 der erste Transistor den n-Transistor M14. In einigen Ausführungsformen umfasst für das Verfahren 800 der erste Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der n-Transistor M14 sind.
In einigen Ausführungsformen umfasst für das Verfahren 800 das dritte Steuersignal das Steuersignal NET0. In einigen Ausführungsformen umfasst für das Verfahren 800 das dritte Steuersignal das Steuersignal NET0B, NET1 oder NET2.
Im Arbeitsschritt 812 des Verfahrens 800 wird in Reaktion auf zumindest das dritte Steuersignal ein dritter Pfad zwischen dem zweiten Knoten und dem vierten Knoten durch zumindest einen zweiten Transistor freigegeben.
In einigen Ausführungsformen umfasst für das Verfahren 800 der zweite Transistor den n-Transistor M11. In einigen Ausführungsformen umfasst für das Verfahren 800 der zweite Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der n-Transistor M11 sind.
Im Arbeitsschritt 814 des Verfahrens 800 wird in Reaktion auf zumindest das Takteingangssignal oder das dritte Steuersignal (net0) das zweite Steuersignal (z.B. net1) durch einen dritten Transistor oder einen vierten Transistor gesetzt.
In einigen Ausführungsformen umfasst für das Verfahren 800 der dritte Transistor den p-Transistor M13. In einigen Ausführungsformen umfasst für das Verfahren 800 der dritte Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der p-Transistor M13 sind.
In einigen Ausführungsformen umfasst für das Verfahren 800 der vierte Transistor den p-Transistor M10. In einigen Ausführungsformen umfasst für das Verfahren 800 der vierte Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der p-Transistor M10 sind.
In einigen Ausführungsformen umfasst der Arbeitsschritt 814 einen oder mehrere der Arbeitsschritte 814a, 814b oder 814c.
In einigen Ausführungsformen umfasst der Arbeitsschritt 814, wenn das zweite Steuersignal durch den dritten Transistor (M13) in Reaktion auf zumindest das Takteingangssignal gesetzt wird, den Arbeitsschritt 814a.
Im Arbeitsschritt 814a des Verfahrens 800 wird ein erster Wert (z.B. logische 1) des zweiten Steuersignals (neti) durch den dritten Transistor (M13) in Reaktion darauf gesetzt, dass das Takteingangssignal (CP=0 oder CPB=0) einen vom ersten Wert verschiedenen zweiten Wert (z.B. logische 0) aufweist.
In einigen Ausführungsformen umfasst der Arbeitsschritt 814, wenn das zweite Steuersignal durch den vierten Transistor (M10) in Reaktion auf zumindest das Takteingangssignal oder das dritte Steuersignal (net0) gesetzt wird, zumindest den Arbeitsschritt 814b oder 814c.
Im Arbeitsschritt 814b des Verfahrens 800 wird der zweite Wert (z.B. logische 0) des dritten Steuersignals (z.B. neto) durch einen fünften Transistor (M12) in Reaktion darauf gesetzt, dass das Takteingangssignal (CP=1 oder CPB=1) den ersten Wert (z.B. logische 1) aufweist.
In einigen Ausführungsformen umfasst für das Verfahren 800 der fünfte Transistor den n-Transistor M12. In einigen Ausführungsformen umfasst für das Verfahren 800 der fünfte Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der n-Transistor M12 sind.
Im Arbeitsschritt 814c des Verfahrens 800 wird der erste Wert (z.B. logische 1) des zweiten Steuersignals (z.B. neti) durch den vierten Transistor (z.B. M10) in Reaktion darauf gesetzt, dass das dritte Steuersignal (z.B. neto) den zweiten Wert (z.B. logische 0) aufweist.
Im Arbeitsschritt 816 des Verfahrens 800 wird die Taktsteuerschaltung in Reaktion auf zumindest das erste Freigabesignal oder das zweite Freigabesignal freigegeben. In einigen Ausführungsformen umfasst der Arbeitsschritt 816 des Verfahrens 800, dass die Taktsteuerschaltung in Reaktion darauf, dass zumindest das erste Freigabesignal (z.B. Freigabesignal E=1 oder EN=0) einen zweiten logischen Wert aufweist (z.B. E=1 oder EN=0), freigegeben wird. In einigen Ausführungsformen weist für das Verfahren 800 der zweite Logikwert ein logisches Low oder ein logisches High auf.
In einigen Ausführungsformen umfasst der Arbeitsschritt 816 des Verfahrens 800, dass die Taktsteuerschaltung in Reaktion darauf, dass das zweite Freigabesignal (TE) den ersten Logikwert oder den zweiten Logikwert aufweist, freigegeben wird.
In einigen Ausführungsformen umfasst der Arbeitsschritt 816 einen oder mehrere der Arbeitsschritte 818, 820, 822, 824 oder 826.
Im Arbeitsschritt 818 des Verfahrens 800 wird das erste Steuersignal erzeugt.
Im Arbeitsschritt 820 des Verfahrens 800 wird in Reaktion auf zumindest das Takteingangssignal CP oder CPB oder das zweite Steuersignal der erste Pfad zwischen dem ersten Knoten und dem zweiten Knoten durch das Durchlassgatter gesperrt.
Im Arbeitsschritt 822 des Verfahrens 800 wird in Reaktion auf das dritte Steuersignal der zweite Pfad zwischen dem dritten Knoten und dem vierten Knoten durch den ersten Transistor (z.B. n-Transistor M14) freigegeben.
Im Arbeitsschritt 824 des Verfahrens 800 wird in Reaktion auf zumindest das dritte Steuersignal der dritte Pfad zwischen dem zweiten Knoten und dem vierten Knoten durch zumindest den zweiten Transistor gesperrt.
Im Arbeitsschritt 826 des Verfahrens 800 wird in Reaktion auf zumindest das Takteingangssignal das zweite Steuersignal durch den dritten Transistor (M13) oder den fünften Transistor (M12) gesetzt.
In einigen Ausführungsformen umfasst der Arbeitsschritt 826 einen oder mehrere der Arbeitsschritte 826a, 826b oder 826c.
In einigen Ausführungsformen umfasst der Arbeitsschritt 826, wenn das zweite Steuersignal durch den dritten Transistor (M13) in Reaktion auf zumindest das Takteingangssignal gesetzt wird, den Arbeitsschritt 826a.
Im Arbeitsschritt 826a des Verfahrens 800 wird ein erster Wert (z.B. logische 1) des zweiten Steuersignals (neti) durch den dritten Transistor (M13) in Reaktion darauf gesetzt, dass das Takteingangssignal (CP=0 oder CPB=0) einen vom ersten Wert verschiedenen zweiten Wert (z.B. logische 0) aufweist.
In einigen Ausführungsformen umfasst der Arbeitsschritt 826, wenn das zweite Steuersignal durch den fünften Transistor (M12) in Reaktion auf zumindest das Takteingangssignal gesetzt wird, zumindest den Arbeitsschritt 826b oder 826c.
Im Arbeitsschritt 826b des Verfahrens 800 wird der zweite Wert (z.B. logische 0) des zweiten Steuersignals (z.B. neti) durch den fünften Transistor (M12) in Reaktion darauf gesetzt, dass das Takteingangssignal (CP=1 oder CPB=1) den ersten Wert (z.B. logische 1) aufweist.
Im Arbeitsschritt 826c des Verfahrens 800 wird der erste Wert (z.B. logische 1) des dritten Steuersignals (z.B. neto) durch einen sechsten Transistor (z.B. M9) in Reaktion darauf gesetzt, dass das zweite Steuersignal (z.B. neti) den zweiten Wert (z.B. logische 0) aufweist.
In einigen Ausführungsformen umfasst für das Verfahren 800 der sechste Transistor den p-Transistor M9. In einigen Ausführungsformen umfasst für das Verfahren 800 der sechste Transistor einen oder mehrere Transistoren in 2A bis 3A, 4 und 5A bis 7A, die nicht der p-Transistor M9 sind.
Im Arbeitsschritt 828 des Verfahrens 800 wird in Reaktion auf zumindest das erste Freigabesignal (z.B. E oder EN9 oder das zweite Steuersignal ein Ausgangstaktsignal Q erzeugt. In einigen Ausführungsformen umfasst der Arbeitsschritt 828 durch einen Inverter 206 erfolgendes Erzeugen des Ausgangstaktsignals in Reaktion auf zumindest das erste Freigabesignal (z.B. E oder EN) oder das zweite Steuersignal.
Im Arbeitsschritt 830 des Verfahrens 800 wird in Reaktion auf zumindest das erste Freigabesignal (EN) oder das zweite Steuersignal (net1) das Ausgangstaktsignal (Q) durch einen Ausgangsknoten (z.B. Knoten NDout) ausgegeben.
In einigen Ausführungsformen entspricht der Ausgangsknoten (z.B. Knoten NDout) dem Ausgangsanschluss des Inverters 206 wie in 2A, 6A und 7A gezeigt. In einigen Ausführungsformen entspricht der Ausgangsknoten (z.B. Knoten NDout) dem vierten Knoten (z.B. ND4) wie in 3A und 5A gezeigt.
In einigen Ausführungsformen entspricht das Takteingangssignal CP oder CPB nicht dem Ausgangstaktsignal Q. In einigen Ausführungsformen entspricht das Takteingangssignal CP oder CPB nicht dem Ausgangstaktsignal Q, wenn die Taktsteuerschaltung gesperrt ist (z.B. Arbeitsschritt 804).
In einigen Ausführungsformen entspricht das Takteingangssignal CP oder CPB dem Ausgangstaktsignal Q. In einigen Ausführungsformen entspricht das Takteingangssignal CP oder CPB dem Ausgangstaktsignal Q, wenn die Taktsteuerschaltung freigegeben ist (z.B. Arbeitsschritt 816).
Auch wenn das Verfahren 800 vorstehend unter Bezugnahme auf 7A bis 7B beschrieben ist, versteht es sich, dass das Verfahren 800 die Merkmale einer oder mehrerer der 1A bis 1B, 2A bis 2B, 3A bis 3B, 4, 5A bis 5B und 6A bis 6B nutzt. In diesen Ausführungsformen würden andere Arbeitsschritte des Verfahrens 800 in Übereinstimmung mit der Beschreibung und dem Betrieb der integrierten Schaltung 100A, der Taktsteuerschaltungen 200A, 300A, 500A und 600A, des Inverters 400 und der Wellenformen 100A, 200B, 300B, 500B und 600B durchgeführt.
In einigen Ausführungsformen werden einer oder mehrere der Arbeitsschritte des Verfahrens 800 nicht durchgeführt.
Darüber hinaus sind verschiedene PMOS- oder NMOS-Transistoren, die in 2A bis 7A gezeigt werden, von einem bestimmten Dotierungstyp (z.B. n- oder p-) und dienen nur der Veranschaulichung. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp eingeschränkt, und einer oder mehrere der in 2A bis 7A gezeigten p- oder n-Transistoren können durch einen entsprechenden Transistor eines anderen Transistor-/Dotierungstyps ersetzt sein. Ebenso dient auch der niedrige (Low-) oder hohe (High-) Logikwert verschiedener in der vorstehenden Beschreibung verwendeter Signale nur der Veranschaulichung. Ausführungsformen der Offenbarung sind beim Aktivieren oder Deaktivieren eines Signals nicht auf einen bestimmten Logikwert eingeschränkt. Die Auswahl anderer Logikwerte liegt im Umfang verschiedener Ausführungsformen. Auch die Auswahl anderer Anzahlen an Invertern als in der vorstehenden Beschreibung liegt im Umfang verschiedener Ausführungsformen. Auch die Auswahl anderer Anzahlen an Durchlassgattern in der Taktsteuerschaltung 500A oder 700A liegt im Umfang verschiedener Ausführungsformen. Auch die Auswahl anderer Anzahlen an Transistoren in der Taktsteuerschaltung 200A, 300A, 500A, 600A oder 700A oder dem Inverter 400 liegt im Umfang verschiedener Ausführungsformen.
Ein Aspekt dieser Beschreibung betrifft eine Taktsteuerschaltung. Die Taktsteuerschaltung weist ein NOR-Logikgatter, ein Durchlassgatter, ein kreuzgekoppeltes Transistorpaar und einen ersten Transistor auf. Das NOR-Logikgatter ist an einen ersten Knoten gekoppelt und ist dafür konfiguriert, ein erstes Freigabesignal und ein zweites Freigabesignal zu empfangen und ein erstes Steuersignal auszugeben. Das Durchlassgatter ist zwischen den ersten Knoten und einen zweiten Knoten gekoppelt und ist dafür konfiguriert, das erste Steuersignal, ein invertiertes Takteingangssignal und ein Taktausgangssignal zu empfangen. Das kreuzgekoppelte Transistorpaar ist zwischen den zweiten Knoten und einen Ausgangsknoten gekoppelt und ist dafür konfiguriert, zumindest ein zweites Steuersignal zu empfangen. In einigen Ausführungsformen ist der erste Transistor von einem ersten Typ. Der erste Transistor weist einen ersten Gate-Anschluss, einen ersten Drain-Anschluss und einen ersten Source-Anschluss auf. Der erste Gate-Anschluss ist dafür konfiguriert, das invertierte Takteingangssignal zu empfangen. Der erste Drain-Anschluss ist an zumindest den Ausgangsknoten gekoppelt. Der erste Source-Anschluss ist an eine Referenzspannungsversorgung gekoppelt. Der erste Transistor ist dafür konfiguriert, in Reaktion auf das invertierte Takteingangssignal das Taktausgangssignal anzupassen.
Ein weiterer Aspekt dieser Beschreibung betrifft eine Taktsteuerschaltung. Die Taktsteuerschaltung weist ein NAND-Logikgatter, ein Durchlassgatter, einen ersten Inverter und einen ersten Transistor eines ersten Typs auf. Das NAND-Logikgatter ist an einen ersten Knoten gekoppelt und ist dafür konfiguriert, ein erstes Freigabesignal und ein zweites Freigabesignal zu empfangen und ein erstes Steuersignal auszugeben. Das Durchlassgatter ist an das NAND-Logikgatter, einen zweiten Knoten und einen dritten Knoten gekoppelt. Das Durchlassgatter ist dafür konfiguriert, zumindest ein Takteingangssignal oder ein zweites Steuersignal zu empfangen. Der erste Inverter ist zwischen den dritten Knoten und einen Ausgangsknoten gekoppelt und ist dafür konfiguriert, in Reaktion auf das zweite Steuersignal ein Taktausgangssignal zu erzeugen. Der erste Transistor weist einen ersten Gate-Anschluss, einen ersten Drain-Anschluss und einen ersten Source-Anschluss auf. Der erste Gate-Anschluss ist dafür konfiguriert, das Takteingangssignal zu empfangen. Der erste Source-Anschluss ist an eine Spannungsversorgung gekoppelt. Der erste Drain-Anschluss ist an zumindest den dritten Knoten oder den ersten Inverter gekoppelt. Der erste Transistor ist dafür konfiguriert, in Reaktion auf das Takteingangssignal zumindest das zweite Steuersignal oder das Taktausgangssignal anzupassen.
Ein weiterer Aspekt dieser Beschreibung betrifft ein Verfahren zum Betreiben einer Taktsteuerschaltung. Das Verfahren umfasst Sperren einer Taktsteuerschaltung in Reaktion auf zumindest ein erstes Freigabesignal oder ein zweites Freigabesignal, und durch einen Ausgangsknoten erfolgendes Ausgeben eines Ausgangstaktsignals in Reaktion auf zumindest das erste Freigabesignal oder das zweite Steuersignal. In einigen Ausführungsformen umfasst das Sperren der Taktsteuerschaltung Erzeugen eines ersten Steuersignals und durch ein Durchlassgatter erfolgendes Freigeben eines ersten Pfads zwischen einem ersten Knoten und einem zweiten Knoten in Reaktion auf zumindest ein Takteingangssignal oder ein zweites Steuersignal. In einigen Ausführungsformen umfasst das Sperren der Taktsteuerschaltung ferner durch einen ersten Transistor erfolgendes Sperren eines zweiten Pfads zwischen einem dritten Knoten und einem vierten Knoten in Reaktion auf ein drittes Steuersignal. In einigen Ausführungsformen umfasst das Sperren der Taktsteuerschaltung ferner durch zumindest einen zweiten Transistor erfolgendes Freigeben eines dritten Pfads zwischen dem zweiten Knoten und dem vierten Knoten in Reaktion auf zumindest das dritte Steuersignal. In einigen Ausführungsformen umfasst das Sperren der Taktsteuerschaltung ferner durch einen dritten Transistor oder einen vierten Transistor erfolgendes Setzen des zweiten Steuersignals in Reaktion auf zumindest das Takteingangssignal. In einigen Ausführungsformen entspricht das Takteingangssignal nicht dem Ausgangstaktsignal.
Es wurden mehrere Ausführungsformen beschrieben. Es versteht sich jedoch, dass verschiedene Modifikationen vorgenommen werden können, ohne vom Grundgedanken und Umfang der Offenbarung abzuweichen. Beispielsweise dienen verschiedene Transistoren, die mit einem bestimmten Dotierungstyp gezeigt sind (z.B. n- oder p-Metalloxidhalbleiter (NMOS oder PMOS)), lediglich der Veranschaulichung. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Typ eingeschränkt. Die Auswahl anderer Dotierungstypen für einen bestimmten Transistor liegt im Umfang verschiedener Ausführungsformen. Ebenso dient auch der niedrige (Low-) oder hohe (High-) Logikwert verschiedener in der vorstehenden Beschreibung verwendeter Signale nur der Veranschaulichung. Verschiedene Ausführungsformen sind beim Aktivieren und/oder Deaktivieren eines Signals nicht auf einen bestimmten Logikwert eingeschränkt. Die Auswahl anderer Logikwerte liegt im Umfang verschiedener Ausführungsformen. In verschiedenen Ausführungsformen arbeitet ein Transistor als Schalter. Ein anstelle eines Transistors verwendeter Schaltkreis liegt im Umfang verschiedener Ausführungsformen. In verschiedenen Ausführungsformen kann eine Source eines Transistors als Drain und ein Drain als eine Source konfiguriert sein. Somit werden die Bezeichnungen „Source“ und „Drain“ austauschbar verwendet. Verschiedene Signale werden durch entsprechende Schaltungen erzeugt, wobei jedoch der Einfachheit halber die Schaltungen nicht gezeigt sind.
Verschiedene Figuren zeigen zur Veranschaulichung kapazitive Schaltungen mit diskreten Kondensatoren. Es kann auch äquivalente Schalttechnik verwendet werden. Beispielsweise können anstelle des diskreten Kondensators eine kapazitive Einrichtung, kapazitive Schalttechnik oder ein kapazitives Netzwerk (z.B. eine Kombination aus Kondensatoren, kapazitiven Elementen, Einrichtungen, Schalttechnik oder dergleichen) verwendet werden. Die vorstehenden Darstellungen umfassen beispielhafte Schritte, jedoch werden die Schritte nicht notwendigerweise in der gezeigten Reihenfolge durchgeführt. Schritte können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder weggelassen werden, soweit dies dem Grundgedanken und dem Umfang der offenbarten Ausführungsformen entspricht.
Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Für einen Fachmann versteht es sich, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Modifizieren weiterer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verfolgen und/oder die gleichen Vorteile zu erreichen wie die hierin vorgestellten Ausführungsformen. Der Fachmann sollte ferner erkennen, dass solche gleichwertigen Konstrukte nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abwandlungen am hierin Beschriebenen vorgenommen werden können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62/962817 [0001]

Claims

Taktsteuerschaltung, die Folgendes aufweist: ein NOR-Logikgatter, das an einen ersten Knoten gekoppelt und dafür konfiguriert ist, ein erstes Freigabesignal und ein zweites Freigabesignal zu empfangen und ein erstes Steuersignal auszugeben, ein Durchlassgatter, das zwischen den ersten Knoten und einen zweiten Knoten gekoppelt ist, wobei das Durchlassgatter dafür konfiguriert ist, das erste Steuersignal, ein invertiertes Takteingangssignal und ein Taktausgangssignal zu empfangen, ein kreuzgekoppeltes Transistorpaar, das zwischen den zweiten Knoten und einen Ausgangsknoten gekoppelt und dafür konfiguriert ist, zumindest ein zweites Steuersignal zu empfangen; und einen ersten Transistor eines ersten Typs, wobei der erste Transistor einen ersten Gate-Anschluss, einen ersten Drain-Anschluss und einen ersten Source-Anschluss aufweist, wobei der erste Gate-Anschluss dafür konfiguriert ist, das invertierte Takteingangssignal zu empfangen, wobei der erste Drain-Anschluss an zumindest den Ausgangsknoten gekoppelt ist und wobei der erste Source-Anschluss an eine Referenzspannungsversorgung gekoppelt ist, wobei der erste Transistor dafür konfiguriert ist, in Reaktion auf das invertierte Takteingangssignal das Taktausgangssignal anzupassen.
Taktsteuerschaltung nach Anspruch 1, die ferner Folgendes aufweist: einen zweiten Transistor eines von dem ersten Typ verschiedenen zweiten Typs, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss an zumindest den zweiten Knoten gekoppelt und dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der zweite Drain-Anschluss an den Ausgangsknoten und den ersten Drain-Anschluss gekoppelt ist und wobei der zweite Source-Anschluss an einen dritten Knoten gekoppelt ist, und einen dritten Transistor des zweiten Typs, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das invertierte Takteingangssignal zu empfangen, wobei der dritte Drain-Anschluss an den zweiten Source-Anschluss und den dritten Knoten gekoppelt ist und wobei der dritte Source-Anschluss an eine Spannungsversorgung gekoppelt ist, wobei der dritte Transistor dafür konfiguriert ist, in Reaktion auf das invertierte Takteingangssignal das Taktausgangssignal anzupassen.
Taktsteuerschaltung nach Anspruch 2, die ferner Folgendes aufweist: einen vierten Transistor des zweiten Typs, der zwischen den zweiten Knoten und den dritten Knoten gekoppelt ist, wobei der vierte Transistor einen vierten Gate-Anschluss, einen vierten Drain-Anschluss und einen vierten Source-Anschluss aufweist, wobei der vierte Gate-Anschluss dafür konfiguriert ist, ein invertiertes zweites Steuersignal zu empfangen, wobei der vierte Drain-Anschluss an den zweiten Knoten und den zweiten Gate-Anschluss gekoppelt ist und wobei der vierte Source-Anschluss an den dritten Knoten, den dritten Drain-Anschluss und den zweiten Source-Anschluss gekoppelt ist.
Taktsteuerschaltung nach Anspruch 3, die ferner Folgendes aufweist: einen ersten Inverter, der zwischen den zweiten Knoten und den vierten Transistor gekoppelt und dafür konfiguriert ist, in Reaktion auf das zweite Steuersignal das invertierte zweite Steuersignal zu erzeugen.
Taktsteuerschaltung nach Anspruch 4, wobei der erste Inverter Folgendes aufweist: einen fünften Transistor des zweiten Typs, wobei der fünfte Transistor einen fünften Gate-Anschluss, einen fünften Drain-Anschluss und einen fünften Source-Anschluss aufweist, wobei der fünfte Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der fünfte Drain-Anschluss an zumindest den vierten Gate-Anschluss gekoppelt ist und wobei der fünfte Source-Anschluss an die Spannungsversorgung gekoppelt ist, und einen sechsten Transistor des ersten Typs, wobei der sechste Transistor einen sechsten Gate-Anschluss, einen sechsten Drain-Anschluss und einen sechsten Source-Anschluss aufweist, wobei der sechste Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der sechste Drain-Anschluss an den fünften Drain-Anschluss und den vierten Gate-Anschluss gekoppelt ist, wobei der sechste Source-Anschluss an die Referenzspannungsversorgung gekoppelt ist und wobei der sechste Gate-Anschluss, der fünfte Gate-Anschluss, der zweite Knoten und der zweite Gate-Anschluss miteinander gekoppelt sind.
Taktsteuerschaltung nach einem der vorhergehenden Ansprüche, wobei das kreuzgekoppelte Transistorpaar Folgendes aufweist: einen zweiten Transistor des ersten Typs, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss dafür konfiguriert ist, das Taktausgangssignal zu empfangen, und wobei der zweite Source-Anschluss an die Referenzspannungsversorgung gekoppelt ist, und einen dritten Transistor des ersten Typs, wobei der dritte Transistor dafür konfiguriert ist, in Reaktion auf das zweite Steuersignal das Taktausgangssignal anzupassen, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der dritte Source-Anschluss an die Referenzspannungsversorgung gekoppelt ist, wobei der zweite Gate-Anschluss, der dritte Drain-Anschluss, der erste Drain-Anschluss und der Ausgangsknoten miteinander gekoppelt sind und wobei der dritte Gate-Anschluss, der zweite Drain-Anschluss, das Durchlassgatter und der zweite Knoten miteinander gekoppelt sind.
Taktsteuerschaltung nach einem der vorhergehenden Ansprüche, wobei das Durchlassgatter Folgendes aufweist: einen zweiten Transistor eines von dem ersten Typ verschiedenen zweiten Typs, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss an zumindest den Ausgangsknoten gekoppelt und dafür konfiguriert ist, das Taktausgangssignal zu empfangen, wobei der zweite Source-Anschluss an den ersten Knoten und das NOR-Logikgatter gekoppelt ist und wobei der zweite Drain-Anschluss an den zweiten Knoten gekoppelt ist, und einen dritten Transistor des ersten Typs, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das invertierte Takteingangssignal zu empfangen, wobei der dritte Source-Anschluss an den zweiten Source-Anschluss, den ersten Knoten und das NOR-Logikgatter gekoppelt ist und wobei der dritte Drain-Anschluss an den zweiten Knoten und den zweiten Drain-Anschluss gekoppelt ist.
Taktsteuerschaltung, die Folgendes aufweist: ein NAND-Logikgatter, das an einen ersten Knoten gekoppelt und dafür konfiguriert ist, ein erstes Freigabesignal und ein zweites Freigabesignal zu empfangen und ein erstes Steuersignal auszugeben, ein Durchlassgatter, das an das NAND-Logikgatter, einen zweiten Knoten und einen dritten Knoten gekoppelt ist, wobei das Durchlassgatter dafür konfiguriert ist, zumindest ein Takteingangssignal oder ein zweites Steuersignal zu empfangen, einen ersten Inverter, der zwischen den dritten Knoten und einen Ausgangsknoten gekoppelt und dafür konfiguriert ist, in Reaktion auf das zweite Steuersignal ein Taktausgangssignal zu erzeugen, und einen ersten Transistor eines ersten Typs, wobei der erste Transistor einen ersten Gate-Anschluss, einen ersten Drain-Anschluss und einen ersten Source-Anschluss aufweist, wobei der erste Gate-Anschluss dafür konfiguriert ist, das Takteingangssignal zu empfangen, wobei der erste Source-Anschluss an eine Referenzspannungsversorgung gekoppelt ist, wobei der erste Drain-Anschluss an zumindest den dritten Knoten oder den ersten Inverter gekoppelt ist und wobei der erste Transistor dafür konfiguriert ist, in Reaktion auf das Takteingangssignal zumindest das zweite Steuersignal oder das Taktausgangssignal anzupassen.
Taktsteuerschaltung nach Anspruch 8, die ferner Folgendes aufweist: ein kreuzgekoppeltes Transistorpaar, das zwischen den zweiten Knoten und den dritten Knoten gekoppelt und dafür konfiguriert ist, das zweite Steuersignal und ein drittes Steuersignal zu empfangen.
Taktsteuerschaltung nach Anspruch 9, wobei das kreuzgekoppelte Transistorpaar Folgendes aufweist: einen zweiten Transistor des ersten Typs, wobei der zweite Transistor dafür konfiguriert ist, in Reaktion auf das zweite Steuersignal das dritte Steuersignal anzupassen, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, und wobei der zweite Source-Anschluss an die Spannungsversorgung gekoppelt ist, und einen dritten Transistor des ersten Typs, wobei der dritte Transistor dafür konfiguriert ist, in Reaktion auf das dritte Steuersignal das zweite Steuersignal anzupassen, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das dritte Steuersignal zu empfangen, wobei der dritte Source-Anschluss an die Spannungsversorgung gekoppelt ist, wobei der zweite Gate-Anschluss, der dritte Drain-Anschluss, der erste Drain-Anschluss, der dritte Knoten und ein Eingangsanschluss des ersten Inverters miteinander gekoppelt sind und wobei der dritte Gate-Anschluss, der zweite Drain-Anschluss, das Durchlassgatter und der zweite Knoten miteinander gekoppelt sind.
Taktsteuerschaltung nach Anspruch 10, wobei der erste Inverter Folgendes aufweist: einen vierten Transistor des ersten Typs, wobei der vierte Transistor einen vierten Gate-Anschluss, einen vierten Drain-Anschluss und einen vierten Source-Anschluss aufweist, wobei der vierte Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der vierte Source-Anschluss an die Spannungsversorgung gekoppelt ist, und einen fünften Transistor eines von dem ersten Typ verschiedenen zweiten Typs, wobei der fünfte Transistor einen fünften Gate-Anschluss, einen fünften Drain-Anschluss und einen fünften Source-Anschluss aufweist, wobei der fünfte Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, wobei der fünfte Source-Anschluss an eine Referenzspannungsversorgung gekoppelt ist, wobei der fünfte Drain-Anschluss, der vierte Drain-Anschluss und der Ausgangsknoten miteinander gekoppelt sind und wobei der fünfte Gate-Anschluss, der vierte Gate-Anschluss, der dritte Knoten, der zweite Gate-Anschluss, der dritte Drain-Anschluss und der erste Drain-Anschluss miteinander gekoppelt sind.
Taktsteuerschaltung nach einem der Ansprüche 8 bis 11, die ferner Folgendes aufweist: einen zweiten Transistor eines von dem ersten Typ verschiedenen zweiten Typs, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss an zumindest den zweiten Knoten oder das Durchlassgatter gekoppelt und dafür konfiguriert ist, ein drittes Steuersignal zu empfangen, wobei der zweite Drain-Anschluss an den dritten Knoten, den ersten Drain-Anschluss und einen Eingangsanschluss des ersten Inverters gekoppelt ist und wobei der zweite Source-Anschluss an zumindest einen vierten Knoten gekoppelt ist, und einen dritten Transistor des zweiten Typs, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das Takteingangssignal zu empfangen, wobei der dritte Drain-Anschluss an den zweiten Source-Anschluss und den vierten Knoten gekoppelt ist und wobei der dritte Source-Anschluss an eine Referenzspannungsversorgung gekoppelt ist, wobei der dritte Transistor dafür konfiguriert ist, in Reaktion auf das Takteingangssignal das zweite Steuersignal anzupassen und dadurch das Taktausgangssignal anzupassen.
Taktsteuerschaltung nach Anspruch 12, die ferner Folgendes aufweist: einen vierten Transistor des zweiten Typs, der zwischen den zweiten Knoten und den vierten Knoten gekoppelt ist, wobei der vierte Transistor einen vierten Gate-Anschluss, einen vierten Drain-Anschluss und einen vierten Source-Anschluss aufweist, wobei der vierte Gate-Anschluss dafür konfiguriert ist, ein invertiertes drittes Steuersignal zu empfangen, wobei der vierte Drain-Anschluss an den zweiten Knoten, den zweiten Gate-Anschluss und das Durchlassgatter gekoppelt ist und wobei der vierte Source-Anschluss an den vierten Knoten, den dritten Drain-Anschluss und den zweiten Source-Anschluss gekoppelt ist.
Taktsteuerschaltung nach Anspruch 13, die ferner Folgendes aufweist: einen zweiten Inverter, der zwischen den zweiten Knoten und den vierten Transistor gekoppelt und dafür konfiguriert ist, in Reaktion auf das dritte Steuersignal das invertierte dritte Steuersignal zu erzeugen.
Taktsteuerschaltung nach Anspruch 14, wobei der zweite Inverter Folgendes aufweist: einen fünften Transistor des zweiten Typs, wobei der fünfte Transistor einen fünften Gate-Anschluss, einen fünften Drain-Anschluss und einen fünften Source-Anschluss aufweist, wobei der fünfte Gate-Anschluss dafür konfiguriert ist, das dritte Steuersignal zu empfangen, wobei der fünfte Drain-Anschluss an zumindest den vierten Gate-Anschluss gekoppelt ist und wobei der fünfte Source-Anschluss an die Spannungsversorgung gekoppelt ist, und einen sechsten Transistor des ersten Typs, wobei der sechste Transistor einen sechsten Gate-Anschluss, einen sechsten Drain-Anschluss und einen sechsten Source-Anschluss aufweist, wobei der sechste Gate-Anschluss dafür konfiguriert ist, das dritte Steuersignal zu empfangen, wobei der sechste Drain-Anschluss an den fünften Drain-Anschluss und den vierten Gate-Anschluss gekoppelt ist, wobei der sechste Source-Anschluss an die Referenzspannungsversorgung gekoppelt ist und wobei der sechste Gate-Anschluss, der fünfte Gate-Anschluss, der zweite Knoten und der zweite Gate-Anschluss miteinander gekoppelt sind.
Taktsteuerschaltung nach einem der Anspruch 8 bis 11, wobei das Durchlassgatter Folgendes aufweist: einen zweiten Transistor eines von dem ersten Typ verschiedenen zweiten Typs, wobei der zweite Transistor einen zweiten Gate-Anschluss, einen zweiten Drain-Anschluss und einen zweiten Source-Anschluss aufweist, wobei der zweite Gate-Anschluss dafür konfiguriert ist, das Takteingangssignal zu empfangen, wobei der zweite Source-Anschluss an den ersten Knoten und das NAND-Logikgatter gekoppelt ist und wobei der zweite Drain-Anschluss an zumindest den zweiten Knoten gekoppelt ist, und einen dritten Transistor des ersten Typs, wobei der dritte Transistor einen dritten Gate-Anschluss, einen dritten Drain-Anschluss und einen dritten Source-Anschluss aufweist, wobei der dritte Gate-Anschluss dafür konfiguriert ist, das zweite Steuersignal zu empfangen, und mit dem dritten Knoten, dem ersten Drain-Anschluss und einem Eingangsanschluss des ersten Inverters gekoppelt ist, wobei der dritte Source-Anschluss an den zweiten Source-Anschluss, den ersten Knoten und das NAND-Logikgatter gekoppelt ist und wobei der dritte Drain-Anschluss an den zweiten Knoten und den zweiten Drain-Anschluss gekoppelt ist.
Verfahren zum Betreiben einer Schaltung, wobei das Verfahren Folgendes umfasst: Sperren einer Taktsteuerschaltung in Reaktion auf zumindest ein erstes Freigabesignal oder ein zweites Freigabesignal, wobei das Sperren der Taktsteuerschaltung Folgendes umfasst: Erzeugen eines ersten Steuersignals, durch ein Durchlassgatter Freigeben eines ersten Pfads zwischen einem ersten Knoten und einem zweiten Knoten in Reaktion auf zumindest ein Takteingangssignal oder ein zweites Steuersignal, durch einen ersten Transistor Sperren eines zweiten Pfads zwischen einem dritten Knoten und einem vierten Knoten in Reaktion auf ein drittes Steuersignal, durch zumindest einen zweiten Transistor Freigeben eines dritten Pfads zwischen dem zweiten Knoten und dem vierten Knoten in Reaktion auf zumindest das dritte Steuersignal und durch einen dritten Transistor oder einen vierten Transistor Setzen des zweiten Steuersignals in Reaktion auf zumindest das Takteingangssignal und durch einen Ausgangsknoten Ausgeben eines Ausgangstaktsignals in Reaktion auf zumindest das erste Freigabesignal oder das zweite Steuersignal, wobei das Takteingangssignal nicht dem Ausgangstaktsignal entspricht.
Verfahren nach Anspruch 17, wobei das durch den dritten Transistor oder einen vierten Transistor durchgeführte Setzen des zweiten Steuersignals in Reaktion auf zumindest das Takteingangssignal Folgendes umfasst: durch den dritten Transistor Setzen eines ersten Werts des zweiten Steuersignals in Reaktion darauf, das das Takteingangssignal einen von dem ersten Wert verschiedenen zweiten Wert aufweist, und durch einen fünften Transistor Setzen des zweiten Werts des dritten Steuersignals in Reaktion darauf, dass das Takteingangssignal den ersten Wert aufweist, und durch den vierten Transistor Setzen des ersten Werts des zweiten Steuersignals in Reaktion darauf, dass das dritte Steuersignal den zweiten Wert aufweist.
Verfahren nach Anspruch 17 oder 18, ferner umfassend: Freigeben der Taktsteuerschaltung in Reaktion auf zumindest das erste Freigabesignal oder das zweite Freigabesignal, wobei das Freigeben der Taktsteuerschaltung Folgendes umfasst: Erzeugen des ersten Steuersignals, durch das Durchlassgatter Sperren des ersten Pfads zwischen dem ersten Knoten und dem zweiten Knoten in Reaktion auf zumindest das Takteingangssignal oder das zweite Steuersignal, durch den ersten Transistor Freigeben des zweiten Pfads zwischen dem dritten Knoten und dem vierten Knoten in Reaktion auf das dritte Steuersignal, durch zumindest den zweiten Transistor Sperren des dritten Pfads zwischen dem zweiten Knoten und dem vierten Knoten in Reaktion auf zumindest das dritte Steuersignal und durch den dritten Transistor oder einen fünften Transistor Setzen des zweiten Steuersignals in Reaktion auf zumindest das Takteingangssignal, wobei das Takteingangssignal dem Ausgangstaktsignal entspricht.
Verfahren nach Anspruch 19, wobei das durch den dritten Transistor oder den fünften Transistor durchgeführte Setzen des zweiten Steuersignals in Reaktion auf zumindest das Takteingangssignal Folgendes umfasst: durch den dritten Transistor Setzen eines ersten Werts des zweiten Steuersignals in Reaktion darauf, das das Takteingangssignal einen von dem ersten Wert verschiedenen zweiten Wert aufweist, und durch den fünften Transistor Setzen des zweiten Werts des zweiten Steuersignals in Reaktion darauf, dass das Takteingangssignal den ersten Wert aufweist, und durch einen sechsten Transistor Setzen des ersten Werts des dritten Steuersignals in Reaktion darauf, dass das zweite Steuersignal den zweiten Wert aufweist.